三位二进制减法计数器的设计..docVIP

目录 设计目的与作用 设计目的及设计要求 按要求设计三位二进制减法计数器（无效状态 001，011）及用 74161 构成 227 进制同 步计数器并显示，加强对数字电子技术的了解，巩固课堂上学到的知识，了解计数器，并 且加强对软件 multisim 的了解。 设计作用 multisim 仿真软件的使用，可以使我们对计数器及串行检测器有更深的理解，并且学 会分析仿真结果，与理论结果作比较。加强了自我动手动脑的能力。 设计任务 1.三位二进制减法计数器（无效状态 001， 011） 构成 227 进制同步计数器并显示 三位二进制减法计数器的设计 设计原理 设计一个三位二进制减法计数器（无效状态 001，011） 000 /0 010 /0 100 /0 101 /0 110 /0 111 /1 排列 Q2n Q1nQ0n 图 状态图 设计过程 a．选择触发器 由于 JK触发器的功能齐全， 使用灵活，在这里选用 3 个 CP上升沿触发的边沿 JK触发 器。 b．求时钟方程 采用同步方案，故取 CP CP CP CP 0 1 2 c．求状态方程 由所示状态图可直接画出电路次态 Q2n+1Q1n+1Q0n+1 卡诺图。再分解开便可以得到如图各触 发器的卡诺图。 n n Q1 Q0 Q  n 2 00 01 11 10 0 111 xxx xxx 000 1 010 100 110 101 图次态 Q2n+1 Q1n+1Q0n+1 卡诺图 n n Q1 Q0 Q2n 00 01 11 10 0 1 x x 0 1 0 1 1 1 图 Q2n+1 的卡诺图 Q 0 1 Q  n n Q1 Q0 n 2 00 01 11 10 1 x x 0 1 0 1 0 图 Q1n+1 的卡诺图 n n Q1 Q0 n 00 01 11 10 2 0 1 x x 0 1 0 0 0 1 图 Q0n+1 的卡诺图 状态方程： Q2n 1 Q2n Q1n Q2n Q1n Q0n （1） Q n 1 Q n Q n Q nQ n （ 2） 1 1 0 1 0 Q0n 1 Q2n Q1n Q 2n Q1n Q0n （ 3） （ 2）求驱动方程 JK 触发器的特性方程为 Qn 1 J Qn KQn J0 Q2 Q1 , K 0 Q2n Q1n J1 K 1 Q0n J 2 Q1n Q0n ， K 2 Q1n Q0n （ 3）画逻辑电路图 选用触发器，写出时钟方程，输出方程，驱动方程，便可以画出如图所示的逻辑电路图。 图 三位二进制减法计数器逻辑电路图 （ 4）检查电路能否自启动 000 001,110 011 ，可见在 CP操作下都能回到有效状态，电路能够自启动。 4 74161 构成 227 进制同步计数器并显示 设计原理 3 位二进制的状态图，从初态 000 开始，在第一个计数脉冲作用后，触发器 FF0由 0 翻转为 1（Q0 的借位信号），此上升沿使 1 也由 0 翻转为 1 的借位信号 ，这个上升沿 FF 1(Q ) 又使 FF2 由 0 翻转为 1 ，即计数器由 000 变成了 111 状态。在这一过程中， 0 向 1 进行了 Q Q 借位 ,Q1 向 Q2 进行了借位。此后，每输入 1 个计数脉冲，计数器的状态按二进制递减（减 1）。输入第 8 个计数脉冲后，计数器又回到 000 状态，完成一次循环。 设计过程 (1)写出 SN-1 的二进制代码 SN -1 S227 1 S226(2)求归零逻辑 CR LD PN 1 P226 Q7nQ6n Q5nQ1n (3)逻辑图 图 74161 构成 227 进制同步计数器图 仿真结果分析 三位二进制减法计数器仿真结果 对电路分别置“ 1”置“ 0”后，开始自动计数，计数状态如下，因无效状态为 001， 所以不会出现此俩种状态。 图状态111图 图状态110图 图状态 101 图 图状态 100 图 图状态 010 图 图状态 000 图 74161 构成 227 进制同步计数器的仿真结果 图 74161 构成 227 进制同步计数器的仿真结果图 设计总结 数电课程设计是培养学生综合运用所学知识 ,发现 ,提出 ,分析和解决实际问题 ,锻炼实践能力的重要环节 ,是对学生实际工作能力的具体训练和考察过程。回顾起此次课程设计，至今我仍感慨颇多。的确，从选题到定稿，从理论到实践，在短短的一个星期的日子里，可以说得是苦多于甜，但是可以学到很多很多的东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次数电课程设计，使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，从