基于Verilog-HDL的信号发生器的设计.docxVIP

最新精品文档，知识共享! 最新精品文档，知识共享! p p 频率控制字（步长）;f_clk ――基准时钟频率。 基于 Verilog HDL 的信号发生器的设计 一、 实验目的 应用Verilog进行编写四种波形发生的程序，并结合 DE2板与DVCC实验板上的D/A转 换器在示波器显示出波形。 初步了解Verilog的编程及DE2板的应用，加强对其的实际应用 操作能力。 二、 实验原理 实验程序分为三部分： 第一、 通过计数器实现内置信号分频，并通过外置开关调节频率来控制输出波形的频率。 第二、 设定ROM中的数值，将波形数据存储到 ROM中。 第三、设定波形选择开关。 它由相位累加器、 它由相位累加器、 相幅转换函数表、D/A转换器以及内部时序控制产生器等电路组成。 参考频率f_clk为整个合成器的工作频率，输入的频率字保存在频率寄存器中，经N位相位 累加器，累加一次，相位步进增加，经过内部ROM波形表得到相应的幅度值,经过D/A转换和低 通滤波器得到合成的波形。 p为频率字，即相位增量；参考频率为f _clk;相位累加器的长度 为N位，输出频率f _out为： f_out ――输出信号的频率； N 相位累加器的位数; 最新精品文档，知识共享! 最新精品文档，知识共享! 图1-2四种波形单周期的取样示意图 段地址 基地址 D7 D6 D5 D4 D3 D2 D1 DO 11 001 30 11 010 25 11 011 20 11 100 15 11 101 10 11 110 5 11 111 0 图1-3函数查找表的设计 三、实验内容 反三角波 程序编码： module dds(f_clk,p,choose,data);〃 in put [5:0] p; // in put[1:0] choose; // input f_clk; // output [7:0] data; wire [7:0]data; reg [5:0] addr,address; reg [5:0] i; reg f_out; 端口设定 频率控制字 波形选择 内置晶振 in itial begin i=0; addr=0; f_out=0; end always @(posedge f_clk) // begin if(i==p) // begin i=0; f_out=~f_out; end else i=i+1; end 利用计数器实现任意分频 设定频率控制字p fun ctio n [7:0] romout; //ROM in put[5:0] address; case(address) // 0 : romout = 10; // : romout = 17; : romout = 15; 的设定 各波形初值的预装入 正弦波初值 冷乙 +jppe=ssajppe ￡ ：9l，+jppe=ssajppe :乙 !g+jppe=ssajppe :!jppe=ssajppe ：o // (asooqo)aseo :l，+jppe=jppe 3S|3 gPPE // (8==jppe)j! ui6aq (incQ a6pasod)@sAeM|e uoipunjpua aseopua !xxq,0L = inoiuo」：肿epp // ：0 = inoiucu : ■9 = inoiucu : oe m = inoiucu : 62 G = inoiucu : 82 ■QZ = inoiucu : LZ ■9Z = inoiucu : 92 ：oe = inoiucu : 92 ：ge = inoiucu : 陀 ：ge = inoiucu : es ：oe = inoiucu : ZZ ■9Z = inoiucu : VZ ■QZ = inoiucu : OS G = inoiucu : 61 6 = inoiucu : 81 ■9 = inoiucu : LV ■Q = inoiucu : 91 1: =inoiuo」 ：9L 1: =inoiuo」 :卄 1: =inoiuo」 :肝 1: =inoiuo」 ■ZV ￡： =inoiuo」 ：I4 =inoiuo」 ：0L ￡ =jnoiuoj :6 ￡ =jnoiuoj :8 ￡ =jnoiuoj :L ? =jnoiuoj :9 ￡ =jnoiuoj :9 =jnoiuoj :P ■LV =jnoiuoj :e 最新精品文档，知识共享! 最新精品文档，知识共享! endcase 将ROM 将ROM中对应数据传递输出端口 data输出 assig n data = romout(address);// en dmodule 四、实验截图 1.正弦波示意图： （choose=0时的波形数值