数电课程项目-下降沿触发的jk-ff组成四位同步加计数器.pdfVIP

SHANGHAI UNIVERSITY 数字电子技术课程实践项目 学 院 机电工程与自动化学院 专 业 电气工程及其自动化 班 级 电气7 班 学 号 姓 名 孟蔓 用下降沿触发的 JK-FF 组成四位同步加计数器、异步加计数器 一、 下降沿触发的 JK-FF 组成四位同步加计数器 同步加计数器：同步计数器中，所有触发器的 CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。 实验电路图: 实验原理：同步计数器中各触发器的 CP 端输入同一时钟脉冲，因此 触发器的翻转状态就由它们的输入信号 J 、K 端的状态决定。 1、 时钟方程 CP =CP =CP =CP =CP 0 1 2 3 2.驱动方程 3.状态方程 4.状态图 2、 列状态转换真值表 6.理论波形图 7.实验波形图 Q0 波形： Q1 波形 Q2 波形 Q3 波形 二、 下降沿触发的 JK-FF 组成四位异步加计数器 异步计数器是在做加 1 计数时是采取从低位到高位逐位进位的 方式工作的。因此其中的各个触发器不是同步翻转的。按照二进制加 法计数规则，每一位如果已经是 1，则再计入 1 时应变为 0 ，同时向 高位发出进位信号，使高位翻转。 实验电路图： 1、时钟信号 CP =CP 0 CP =Q 1 0 CP =Q 2 1 CP =Q 3 2 2、驱动方程 J =K = J =K = J =K = J =K =1 0 0 1 1 2 2 3 3 3、状态方程 3、 真值表 每 16 个 CP 循环一周 5、理论波形图 6、实际波形图 Q0 波形 Q1 波形 Q2 波形 Q3 波形