EDA技术绪论教学PPT课件.ppt

* 图1.1 EDA工程设计流程图 * 1. 源程序的编辑和编译 利用EDA工具的文本编辑器或图形编辑器将它用文本方式或图形方式表达出来，进行排错编译，变成VHDL/Verilog 文件格式，为进一步的逻辑综合做准备。 (1) 原理图输入方式：利用EDA工具提供的图形编辑器以原理图的方式进行输入。具有比较容易掌握，直观且方便等优点，然而该方法的优点同时也是它的缺点。 (2) 状态图输入方式：以图形的方式表示状态图进行输入。这种设计方式简化了状态机的设计，比较流行。 (3) VHDL/Verilog 软件程序的文本方式：最一般化、最具普遍性的输入方法，任何支持VHDL/Verilog 的EDA工具都支持文本方式的编辑和编译。 * 2. 逻辑综合和优化 逻辑综合，就是将电路的高级语言描述(如HDL、原理图或状态图形的描述)转换成低级的，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。 逻辑映射，就是将电路的高级描述，针对给定硬件结构组件，进行编译，优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。 3. 目标器件的布线/适配 逻辑适配，就是将由综合器产生的网表文件针对某一具体的目标器进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布线与操作等，配置于指定的目标器件中，产生最终的下载文件，如JEDEC格式的文件。 * 4. 设计过程中的有关仿真 行为仿真，就是将VHDL/Verilog设计源程序直接送到VHDL/Verilog仿真器中所进行的仿真。该仿真只是根据VHDL/Verilog的语义进行的，与具体电路没有关系。 功能仿真，就是将综合后的VHDL/Verilog网表文件再送到VHDL仿真器中所进行的仿真。仿真过程不涉及具体器件的硬件特性，如延时特性。其仿真结果与门级仿真器的功能仿真结果基本一致。 时序仿真，就是将布线器/适配器所产生的VHDL/Verilog网表文件送到VHDL/Verilog仿真器中所进行的仿真。该仿真已将器件特性考虑进去了，因此可以得到精确的时序仿真结果。 * 5. 目标器件的编程/下载 如果编译、综合、布线/适配和行为仿真、功能仿真、时序仿真等过程都没有发现问题，即满足原设计的要求，则可以将由FPGA/CPLD布线/适配器产生的配置/下载文件通过编程器或下载电缆载入目标芯片FPGA或CPLD中。 6. 硬件仿真/硬件测试 硬件仿真，就是在ASIC设计中，常利用FPGA对系统的设计进行功能检测，通过后再将其VHDL/Verilog设计以ASIC形式实现的过程。 硬件测试，就是FPGA或CPLD直接用于应用系统的设计中，将下载文件下载到FPGA后，对系统的设计进行的功能检测的过程。 * 1.5.2 ASIC工程设计流程 1. ASIC（Application Specific Integrated Circuits，专用集成电路）主要指用于某一专门用途的集成电路。ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。 对于数字ASIC，其设计方法有多种。按版图结构及制造方法分，有半定制和全定制两种方法。 全定制方法在通用中小规模集成电路设计、模拟集成电路的设计中被广泛采用。 半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 * 门阵列法设计方式涉及的工艺少、模式规范、设计自动化程度高、设计周期短、造价低，且适合于小批量的ASIC设计。门阵列法缺点是芯片面积利用率低，灵活性差，对设计限制得过多。 标准单元法是目前ASIC设计中应用最广泛的设计方法之一。但标准单元法存在的问题是，当工艺更新之后，标准单元库要随之更新，这是一项十分繁重的工作。 可编程逻辑器件直接实现的所谓ASIC的性能、速度和单位成本上对于全定制或标准单元法设计的ASIC都不具备竞争性。 *