综合计时系统的设计.ppt

Company Logo LOGO Company Logo Company Logo Company Logo Company Logo Company Logo Company Logo Company Logo Company Logo Company Logo Company Logo 指导教师： 论文题目 利用CPLD/FPGA设计综合计时系统 班级：电子班 学生： 学号： 目录 1、前言 2、系统设计要求 3、设计思路 4、硬件设计 5、模块设计 6、仿真波形 1、前言 当今社会是数字化的社会，是数字集成电路广泛应用的 社会。 数字集成电路本身在不断地进行更新换代。 利用 EDA（电子设计自动化）技术设计可编程逻辑器件已成为现代电子设计的一种必然趋势，因此，对FPGA硬件原理以及理论知识的研究迫在眉睫，综合计时系统作为众多基于FPGA的电子产品中的一种有其代表性和普遍性，所谓精益求精，只有不断创新，将更完善、更高新的技术融入其中才会带来更好的市场。 通过对 EDA数字钟的设计，熟练使用EDA相关器件和软件，所谓万丈高楼平地起，通过这个设计，为以后掌握更高水平的技术做准备。 2、系统设计要求 1. 实现时、分、秒的计时功能； 2. 通过6个七段数码管显示； 3. 通过两个设置键，对计时系统的有关参数进行调整； 一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分钟或秒时，持按下时自动计数，否则以脉冲计数； 一个功能键，用于切换不同状态：计时、调时、调分根据课题要求，所设计的综合计时系统将实现正常计时功能、闹钟及整点报时功能，并且还添加了秒表功能，另外数字钟整点报时将播放“梁祝”而非普通的“嘟、嘟”声； 3、设计思路 设计思路 将电路分为时基产生电路，控制逻辑电路和计数显示电路 图1 综合计时系统原理方框图 自顶向下设计分割图 图2 自顶向下设计分割图 综合计时系统总体功能设计框图 图3 总体功能设计框图 4、硬件设计 1、电源电路 该电源电路为CPLD以及其他的外设提供稳定的5V的直流电压。 图4 电源电路 2、晶振及分频电路 有源晶振与分频电路，晶振产生32768HZ信号，经过CD4060BCM分频，生成1HZ时钟频率。为FPGA提供时钟信号。 图5 晶振及分频电路 3、JTAG下载端口电路 JTAG 下载后是将数据写到 FPGA 中的 SRAM 中运行，当掉电后，程序丢失。这种下载模式速度快。 图6 JTAG下载端口电路 4、数码管显示电路 6个动态数码管是共阳型，通过 六个三极管PNP功率驱动，使LED更亮。 图7 数码管显示电路 总电路原理图 图8 总电路原理图 5、模块设计 秒计时器与分计时器 图9.1秒计时模块 图9.2分计时模块 clk为时钟信号，reset为复位信号，高电平有效，setmin为调分信号，高电平有效，enmin为向分计时器的进位信号,sec_dataout[7:0]为数据输出到数码管显示，分计时器同理。 时计时器 系统为24小时计时制，因此时计时器的模为24，最大计数值为23。 图10 时计时模块 clk为时钟信号，reset为复位信号，高电平有效 hour_dataout[7:0]为数据输出到数码管显示。 6、仿真波形 秒模块仿真波形如图 图11 秒子模块仿真波形 小时仿真波形如图 图12 小时仿真波形 数字时钟总模块波形仿真 图13 总模块波形仿真 Company Logo LOGO Company