实验报告-时序逻辑电路的verilog-hdl实现.pdfVIP

时序逻辑电路的 Verilog HDL 实现 一.实验要求 (1)：编写JK 触发器、8 位数据锁存器、数据寄存器的 Verilog HDL 程序，并实现其仿真及 其测试程序； (2)：在实验箱上设计含异步清零和同步使能的计数器。 (3)：进行波形仿真测试后；画出仿真波形。 (4)：写出实验心得 二．实验内容： （1）1.JK 触发器的元件符号如图 7.14 所示，其中 J、K 是数据输入端，CLR 是复位控制输 入端，当 CLR=0 时，触发器的状态被置为 0 态；CLK 是时钟输入端；Q 和 QN 是触发器的两个 互补输出端。 　JK 触发器的状态方程为 n+1 Q n K n 　　Q ＝J ＋ Q JK 触发器的 verilog HDL 程序 module jkff_rs(clk,j,k,q,rs,set); JK 触发器的元件符号 input clk,j,k,set,rs; output reg q; always@(posedge clk,negedge rs,negedge set) begin if(!rs) q=1b0; else if(!set) q=1b1; else case({j,k}) 2b00:q=q; 2b01:q=1b0; 2b10:q=1b1; 2b11:q=~q; default:q=1bx; endcase end endmodule JK 触发器的功能：带异步清0，异步置１（低电平有效） JK 触发器的仿真结果 2.8 位数据锁存器锁存器元件符号如图所示。CLR 是复位控制输入端，当 CLR=0 时，8 位数 据输出 Q[7..0]ENA 是使能控制输入端，当 ENA=1 时，锁存器处于工作状态，输 出Q[7..0]＝D[7..0]；ENA=0 时，锁存器的状态保持不变。OE 是三态输出控制端，当 OE=1 时，输出为高阻态；OE=0 时，锁存器为正常输出状态。 8 位数据锁存器元件符号 8 位数据锁存器的 verilog HDL 程序 module tt1373(le,oe,q,d); input le,oe; input[7:0] d; output reg[7:0] q; always @(le,oe,d) begin if((!oe)(le))q=d; else q=8bz; end endmodule 8 位数据锁存器的功能 ：锁存器一次锁存8 位数据，功能类似 74LS373 8 位数据锁存器的仿真结果 3.8 位数据寄存器电路的元件符号如图 7.18 所示，其中 CLR 是复位控制输入端；LOD 是预置 控制输入端；S 是移位方向控制输入端，当 S=1 时，是右移移位寄存器，S=0 时，是左移移 位寄存器；DIR 是右移串入输入信号；DIL 是左移串入输入信号。 数据寄存器的 verilog HDL 程序 module reg_w(dout,din,clk,clr); parameter WIDTH=7; input clk,clr; input [WIDTH:0] din; output reg[WIDTH:0] dout; always@(posedge clk,posedge clr) begin if(clr) dout=0; else dout=din; end endmodule 数据寄存器的功能：该 8 位数据寄存器每次对 8 位并行输入的数据信号进行同步寄存，且具 有异步清零端（clr） 数据寄存器的仿真结果 8 位二进制计数器元件符号 （2）.8 位二进制计数器的元件符号如图 7.20 所示，CLR 是复位控制输入端；ENA 是使能控 制输入端；LOAD 是预置控制输入端；D[7..0]是 8 位并行数据输入端；UPDOWN 是加减控制输 入端，当 UPDOWN=0 时，计数器作加法操作，UPDOWN=1 时，计数器作减法操作；COUT 是进/ 借位输出端。 含异步清零和同步使能的计数器的 verilog 程序 module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT); input CLK,RST,ENA; output CLK_1,RST_1,ENA_1; output