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FPGA/CPLD 数字电路设计经验;FPGA/CPLD 数字电路设计经验 发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出 现一些不正确的尖峰信号，这些尖峰信号称为毛刺。如果一个组合逻辑电路中有毛刺 出现，就说明该电路存在冒险。（与分立元件不同，由于 PLD 内部不存在寄生电容电感， 这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在 PLD、FPGA 设计中尤为突出） 图 2 是一个逻辑冒险的例子，从图 3 的仿真波形可以看出，A、B、C、D四个输入信号经 ??布线延时以后，高低电平变换不是同时发生的，这导致输出信号OUT出现了毛刺。（我 们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，但经过 PLD 内部的走线，到达或门的时间也是不一样的，毛刺必然产生）。可以概括的讲，只要输入 信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。 将它们的输出直接连接到时钟 输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。 所以我们必须 检查设计中所有时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛刺 ;FPGA/CPLD 数字电路设计经验 器的 D 输入端对毛刺不敏感。 根据这个特性，我们应当在系统中尽可能采用同步电路，这 是因为同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数 据的建立和保持时间，就不会对系统造成危害。 （由于毛刺很短，多为几纳秒，基本上都 不可能满足数据的建立和保持时间） 去除毛刺的一种常见的方法是利用 D 触发器的 D 输入端对毛刺信号不敏感的特点，在 输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路 转化为同步电路。 图 4 给出了这种方法的示范电路，图 5 是仿真波形。 ;FPGA/CPLD 数字电路设计经验 位和清零端的，这样的做法会使芯片的工作可靠、性能稳定，而使用普通的 IO 脚则不能保 证该性能。 在 FPGA 的设计中，除了从外部管脚引入的全局清除和置位信号外在 FPGA 内部逻辑的 处理中也经常需要产生一些内部的清除或置位信号。清除和置位信号要求象对待时钟那样 小心地考虑它们，因为这些信号对毛刺也是非常敏感的。 在同步电路设计中，有时候可以用同步置位的办法来替代异步清 0。在用硬件描述语言 的设计中可以用如下的方式来描述： 异步清 0 的描述方法： process(rst,clk) begin if rst=’1’ then count=(others=’0’); elsif clk’event and clk=’1’ then count=count+1; end if; end process; 同步清 0 的描述方法： process begin wait until clk’event and clk=’1’; if rst=’1’ then count=(others=’0’); else count=count+1; end if; end process;;FPGA/CPLD 数字电路设计经验 1.4 触发器和锁存器： 我们知道，触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数 据的。所以触发器的 Q 输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效 器件才会被更新。在 FPGA 设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。 那么在使用硬件描述语言进行电路设计的时候如何区分触发器和锁存器的描述方法 哪？其实有不少人在使用的过程中可能并没有特意区分过，所以也忽略了二者在描述方法 上的区别。下面是用 VHDL 语言描述的触发器和锁存器以及综合器产生的电路逻辑图。 触发器的语言描述： process begin wait until clk’event and clk=’1’; q=d; end process; ;6;FPGA/CPLD 数字电路设计经验;FPGA/CPLD 数字电路设计经验 在上述的第一个 process 电路描述中，首先计数器的输出结果（count(2)）相对于全 局时钟 clk 已经产生了一定的延时（延时的大小取决于计数器的位数和所选择使用的器件 工艺）；而在第二个 process 中使用计数器的 bit2 作为时钟，那么 shift_reg 相对于全局 clk 的延时将变得不好控制。布局布线器最终给出的时间分析也是不可靠的。这样产生的结 果波形仿真如下图所示： ;FPGA/CPLD 数字电路设计经验;FPGA/CPLD 数字电路设计经验;FPGA/CPLD 数字电路设计经验 当需要对某一信号作一段延时时，初学者往往在此信号后串接一些