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课程设计报告 ;1;1;1;1;1;达整点是输出高电平，其他时刻输出低电平。 (6)脉冲产生模块：对输入的信号进行 1000 分频，产生周期为一秒的 时钟信号，用于数字钟的时钟输入。 3.2 系统结构框图 ;行时钟设置、闹钟设置与显示控制。 RTL 电路图 ;9;10;11;and ;13;14;15; ;17;if(lock=0010)then a0=1111;a1=1111;b0=1111;b1=1111;c0=year0;c1=y ear1; end if; if(lock=0011)then a0=1111;a1=1111;b0=mon0;b1=mon1;c0=1111;c1=111 1; end if; if(lock=0100)then a0=date0;a1=date1;b0=1111;b1=1111;c0=1111;c1=1 111; end if; end process; end led_disp_arc; 3.2.5 脉冲发生模块（分频电路） 脉冲发生电路将提供的 1000hz 频率分频成 1hz(供系统时钟)。 f1000 为 1000hz 输入，second_wave 为分频输出。 ; begin if(f1000event and f1000=1)then if(cntthen cnt=000000000;second_wave=not second_wave; else cnt=cnt+1; end if; end if; end process; end second_wave_arc; 3.2.6 扬声器模块 模块的输入为 clk(系统时钟)，op(响应信号)，vcc(闹钟使能端)， ala(高电平输出)。当 vcc 为高时，且当 op 有响应信号输入(高)，闹 钟产生一定时长的高电平。 ; if clkevent and clk=1 then if(vcc=1)then if(temp1=1111)then ala=not ala; else temp1=temp1+1; ala=1; end if; end if; end if; end process; end alarm_arc; 3.3 整体 RTL 电路 ;4 系统仿真与分析 4.1 对基本要求的仿真 初态设置：setpin1=0；up=0；setpin 置连续 8 个脉冲，f1000 为 频率为 1000hz 的方波。 分析：在 setpin 第一次脉冲到来时，显示年月日，因为数字钟是 初始状态所以年月日均为 0。Setpin。第二次脉冲到来时对时进行预 置数，因为 up=0，所以设置时位，时位在不断地减小，在后面各位 预置的过程中，每一位的预置过程都是减小。第三次脉冲来到是对分 位进行预置，第四次脉冲到来时对秒位进行预置。第四次脉冲到??时 对年进行预置，第五次脉冲到来时对月进行预置，第六次脉冲到来时 对日进行预置。第七次脉冲到来时，数字钟显示时分秒，从仿真结果 可以看出来，此时时钟是从预置的时间开始计时的，第八次脉冲到来 时，此时时钟显示的是年月日，此时显示的年月日为预置的年月日。 从上述分析可以看出，经过仿真的程序基本达到数字钟的基本要 求，系统可靠。 ; 4.2 对闹钟状态转换的仿真 初始设置：初态设置：setpin1 设计一个脉冲；up=0；setpin 置 连续 2 个脉冲，f1000 为频率为 1000hz 的方波。 ;数，达到要求。 同时从初始时刻，闹钟的扬声器产生一定时长高电平可以看出整 点报时功能良好，达到设计要求。 ;24