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For personal use only in study and research; not for commercial use
以下考虑的分频都是占空比为 50%的。要是不要求占空比为 50%将更加简单一些。使用的
器件只有异或门和 D触发器,而且没有使用触发器的置位和清零,更加没有使用锁相环, 电路反正是不难,相信熟悉数电的同学都能理解,也许实际信号可能会存在毛刺,但是用
VERILOG HDL编写,在FPGA上实现,运行效果良好
(考研的同学考数电,问我怎么奇数分频,然后自己总结了些方法,要是使用其他门电路, 不要求占空比,电路会简单很多 )
(献给武汉工程大学 10电子信息工程02班考数电的同学)
2、4、8、16~ 2N分频,直接使用 N个D触发器级联实现:
原理:将D触发器的/Q接到D,那么每来一次上升沿输出端反转一次,从而实现 2分频
1、3、7、15~~~~ 2N-1分频,直接使用 N个D触发器和一个异或门实现:
原理:亦采用了 D触发器的二分频原理,只是当最高位为 0时,时钟上升沿触发信号,当
最高位为1,采用的时钟下降沿触发,那么当最中间的上升沿来了后最高位为 1,那么紧接
着的下降沿也会触发信号,从而可以减少一个脉冲,使得实现 2N-1次分频(对电路的不同
连接改变的是波形的相位)
3分频:
15分频:
第三个触发器输出为 7.5分频,第二个输出为3.75分频,第一个为1.875分频,当然波形可
能并不是一个规则的,只是说在单位时间内,脉冲数目有那么多 任意偶数(N)分频,可以采用 N/2个D触发器:
D接到前原理:将第一个触发器的 D
D接到前
级的正向输出端,所有的时钟信号接到一起(以下对 6分频为例说明)
使用三个D触发器(当然也可以使用 3分频后再二分频,只是多个异或门)
TOC \o 1-5 \h \z Q0 Q1 Q2 IQ2
0 0 0 1
10 0 1
110 1
111 0
0 1 1 0
0 0 1 0
0 0 0 1
可见总共六个状态,以 Q作为输出可以满足六分频要求,而且占空比为 50%
任意奇数(2*N-1 )分频可以使用采用 N个D触发器和一个异或门:
原理:同上,将任意 Q或/Q (仅仅只是相位不同)接到异或门一端,时钟接到异或门另外 一端,异或门输出作为总共的时钟(也是采用在中间时,同时采集了一个脉冲的上下边沿, 从而减少了一个脉冲周期)
5分频为例说明:
■ - i-nr. ■!
口
对信号进行半整数 n.5分频(n=1, 1.5,2.5 , 3.5, )
(因为这些信号倍频后是原信号的奇数分频,因此这些信号占空比不可能为 50%)
采用2组2n+1分频(相位不能相同)后将两个信号进行异或可能输出倍频信号(相位相差 90度,占空比1:1,相位相差180,输出1,相位相差0,输出0,此处关键是相位的问题)
1.5分频举例:
也许以上方法会消耗过多的门电路:因此可以采用如下方法化简:
或,1.5分频:
2.5分频:
3.5分频:
3.5分频:(该电路最后输出为 7分频,因此前级(第二个触发器)输出为 3.5分频,理论第 一个触发器的输出是 3.5的倍频,即原信号1.75分频,但是波形明显不规则)
ruin
n
n
n
n
i~? i
(因为相位的选择上的原因, 可能导致波形占空比有很大的差别, 甚至无法倍频,因此需要
选择合适的相位)
需要VERILOG HDL弋码的童鞋可以留言啦
c.n.-j
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仅供个人用于学习、研究;不得用于商业用途。
For personal use only in study and research; not for commercial use.
Nur f u r den pers?nlichen f u r Studien, Forschung, zu kommerziellen Zwecken verwendet werden.
Pour l e tude et la recherche uniquement a des fins personnelles; pas a des fins commerciales.
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