83复杂可编程逻辑器件cpld.ppt

8.3 复杂可编程逻辑器件 （ CPLD ） 8.3.1 概 述 8.3.2 CPLD 的基本结构 8.3.3 CPLD 的分区阵列结构 8.3.4 典型器件及应用举例 Complex Programmable Logic Device 器件名称 集成规模 / 门 I / O 端数 宏单元数 触发器数 编 程 EPM9560 12 000 216 560 772 EEPROM EPM5032 600 24 32 32 EPROM EPF10K10 10 000 134 - (1) 720 SRAM EPX8160 3 200 172 160 160 快闪 SRAM AT5100 5 100 52 52 128 EPROM ATV750 750 10 10 20 EPROM pLSI3320 14 000 160 320 480 EEPROM pLSI2032 1 000 32 32 32 EEPROM M5 - 512 20 000 256 512 512 EEPROM XC4025 25 000 192 - (2) 2 560 SRAM XC7354 - (3) 54 54 108 EPROM 表 8 - 3 - 1 部分 CPLD 产品 (1) 有 576 个逻辑单元； (2) 有 1 024 个可编程逻辑模块； (3) 等效 6 个 PAL22V10 8.3.1 概 述 CPLD 大致可以分为两类，一类是由 GAL 器件发展而来， 其主体是 与 阵列和宏单元结构，称为 CPLD 的 基本结构 ；另一 类是 分区阵列结构 的 CPLD 。 8.3.2 CPLD 的基本结构 逻辑图 １．共享相邻乘积项和结构 每个逻辑单元中含有两个 或 项输出，而每个 或 项均由固定 的几个乘积项输入。每个 或 项输出均可连接到相邻的连接单元， 甚至本单元中的两个 或 项都可用于相邻的两个逻辑单元。 ２．“隐埋”触发器结构 在 CPLD 基本结构的宏单元内含有两个或两个以上的触发 器，其中只有一个触发器可与 I/O 引出端相连，其余均为“隐埋” 触发器。它们不与 I/O 引出端相连，但有自己的内部输入信号， 其输出可以通过相应的缓冲电路反馈到 与 阵列，构成较复杂的 时序电路。 ≥ 1 ≥ 1 ≥ 1 C1 1 Ｋ Q 1J R I / O 输出选择 反馈选择 极性选择 结构选择 输出使能 时钟 反馈到 逻辑阵列 来 自 逻 辑 阵 列 同步时钟 V CC 图 8 - 3 - 2 触发器类型可编程结构 ３．触发器类型可编程结构 通过对输出触发器编程，可实现 4 种不同类型的触发器结构， 即 D 、 T 、 J - K 和 R - S 触发器。它们与逻辑宏单元相配置，可实 现多种逻辑电路结构。 小规模 PLD 互联资源 (a) (b) (c) 图 8 - 3 - 3 CPLD 三种全局互联结构示意 8.3.3 CPLD 的分区阵列结构 分区阵列结构，即将整个器件分为若干个区。有的区包含 若干个 I/O 端、输入端及规模较小的 与 、 或 阵列和宏单元，相当 于一个小规模的 PLD ；有的区只是完成某些特定的逻辑功能。 各区之间可通过几种结构的 可编程全局互连总线 连接。 UIM FFB 输出 FB I / O 模块 FB FFB FB FB 输出 I / O 模块 快速输入 图 8 - 3 - 4 通用互连阵列 UIM 结构 １．通用互连阵列 UIM （ Universal Interconnect Matrix ）结构 UIM 结构中含有 快速功能模块 FFB 和 高集成度功能模块 FB 。 两种模块以及 I/O 模块通过 通用互连矩阵 连接。 F F B 和 F B 都 采 用 GAL 型结构。 FFB 适用 于快速编（解）码和高 速时序逻辑电路； FB 适 用于逻辑功能复杂且对 时序要求不高的场合及 复杂的组合逻辑电路。 采用通用互连矩阵 UIM 进行器件内部逻辑连接，可保证所 有连接路径延迟时间相同。 MAX 结构由逻辑阵列块 LAB （ Logic Array Block ）、 I/O 模块和可编程互连阵列 PIA （ Programmable Interconnect Array ） 构成。 逻辑图 ２．多阵列矩阵 MAX （ Multiple Array Matrix ）结构 MAX 结构中，每个宏单元有一个可编程的 与 阵列 和一个固 定的 或 阵列 ，以及一个具有独立可编程时钟、时钟使能、清除 和置位功能的 可配置触发器 。 每 16 个宏单元组成一组，构成一个灵活的逻辑阵列模块 LAB 。多个 LAB 通过可编程互连阵列 PIA 和全局总线相连。每 个 LAB 还与相应的 I/O 控制模块相连，以提供直接的输入和输出