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PCB设计百问（doc 24页） PCB设计百问 上一篇 / 下一篇 2006-11-17 09:52:33 / 天气: 晴朗/心情：高兴 查看（335 ） /评论（0）/评分（0/0） 26、当一块 26、当一块PC 规做法是要将数/模地分开，原因何在? 将数/模地分开的原因是因为数字电路在高低电 位切换时会在电源和地产生噪声，噪声的大小跟 信号的速度及电流大小有关。如果地平面上不分 割且由数字区域电路所产生的噪声较大而模拟 区域的电路又非常接近，则即使数模信号不交 叉，模拟的信号依然会被地噪声干扰。也就是 说数模地不分割的方式只能在模拟电路区域距 产生大噪声的数字电路区域较远时使用。 27、另一种作法是在确保数/模分开布局，且数/ 模信号走线相互不交叉的情况下，整个PC 模信号走线相互不交叉的情况下，整个PC 地不做分割，数/模地都连到这个地平面上。道 理何在? 数模信号走线不能交叉的要求是因为速度稍快 的数字信号其返回电流路径（return current path）会尽量沿着走线的下方附近的地流回数字 信号的源头，若数模信号走线交叉，则返回电流 所产生的噪声便会出现在模拟电路区域内。 28、在高速PCB设计原理图设计时，如何考虑 阻抗匹配问题? 在设计高速PCB电路时，阻抗匹配是设计的要 素之一。而阻抗值跟走线方式有绝对的关系，例 如是走在表面层（microstrip）或内层 （stripline/double stripline）,与参考层（电源层 或地层）的距离，走线宽度，PCB材质等均会影 响走线的特性阻抗值。也就是说要在布线后才能 确定阻抗值。一般仿真软件会因线路模型或所使 用的数学算法的限制而无法考虑到一些阻抗不 连续的布线情况，这时候在原理图上只能预 些terminators（端接），如串联电阻等，来缓和 走线阻抗不连续的效应。真正根本解决问题的方 法还是布线时尽量注意避免阻抗不连续的发生。 29、哪里能提供比较准确的IBIS模型库？ IBIS模型的准确性直接影响到仿真的结果。基本 上IBIS可看成是实际芯片I/O buffer等效电路 的电气特性资料，一般可由SPICE模型转换而 得(亦可采用测量，但限制较多)，而SPICE的 资料与芯片制造有绝对的关系，所以同样一个器 件不同芯片厂商提供，其SPICE的资料是不同 的，进而转换后的IBIS模型内之资料也会随之 而异。也就是说，如果用了 A厂商的器件，只 有他们有能力提供他们器件准确模型资料，因为 没有其它人会比他们更清楚他们的器件是由何 种工艺做出来的。如果厂商所提供的IBIS不准 确，只能不断要求该厂商改进才是根本解决之 道。 30、在高速PCB设计时，设计者应该从那些方 面去考虑EMC、EMI的规则呢？ 一般EMI/EMC设计时需要同时考虑辐射 (radiated)与传导(conducted)两个方面.前者 归属于频率较高的部分(30MHz)后者则是较低 频的部分(v30MHz)?所以不能只注意高频而忽 略低频的部分. 一个好的EMI/EMC设计必须一开始布局时就要 考虑到器件的位置,PCB迭层的安排，重要联机 的走法，器件的选择等，如果这些没有事前有较 佳的安排，事后解决则会事倍功半，增加成本. 例如时钟产生器的位置尽量不要靠近对外的连 接器，高速信号尽量走内层并注意特性阻抗匹 配与参考层的连续以减少反射，器件所推的信 号之斜率(slew rate)尽量小以减低高频成分，选 择去耦合(decoupling/bypass)电容时注意其 频率响应是否符合需求以降低电源层噪声.另 外，注意高频信号电流之回流路径使其回路面 外， 注意高频信号电流之回流路径使其回路面 积尽量小(也就是回路阻抗loop impedance尽 量小)以减少辐射.还可以用分割地层的方式以 与外壳的接地点(chassis ground)。 控制高频噪声的范围.最后，适当的选择PC 控制高频噪声的范围.最后，适当的选择PC 31、如何选择EDA工具？ 目前的pcb设计软件中，热分析都不是强项, 所以并不建议选用，其它的功能134可以选择 PADS或Cadence性能价格比都不错。 PLD的设计的初学者可以采用PLD芯片厂家提 供的集成环境，在做到百万门以上的设计时可以 选用单点工具。 32、请推荐一种适合于高速信号处理和传输的 EDA软件。 常规的电路设计，INNOVEDA的PADS就非 常不错，且有配合用的仿真软件，而这类设计往 往占据了 70%的应用场合。在做高速电路设计, 模拟和数字混合电路，釆用Cadence的解决方 案应该属于性能价格比较好的软件，当然 Mentor的性能还是非常不错的，特别是它的设 计流程管理方面应该是最为优秀的。（大唐电信 技术专家王升） 33、对P