FPGA199MHZ数字频率计可测量占空比资料.docxVIP

物理与机电工程学院课程设计报告 课程名称： 电子系统设计 专业班级： 2009 级电子信息工程（ 2）班 学生姓名： 吴仁路 学 号： 2009041636 指导教师： 赖义汉 完成时间： 2012年 9月28日 报告成绩： 评阅意见： 评阅教师 日期 目录 一、设计任务与要求 1 二、方案设计与论证 1 方案一 1 方案二 2 三、硬件电路设计 2 四、软件电路设计 3 1．分频器模块 3 2．十进制计数器模块 3 3. 占空比测量模块 4 4. 扫描显示锁存模块 4 5．显示译码器模块 4 6. 3 线 8 线译码器模块 4 五、仿真过程与仿真结果 5 1、十进制计数模块的仿真结果。 5 2、分频模块的仿真结果 5 3、占空比模块的仿真结果 5 4、 3-8 译码模块的仿真结果 6 5、显示模块的仿真结果 6 6、顶层模块的仿真结果 6 六、安装与调试 7 七、结论与心得 9 八、参考文献 10 附录一： VHDL 源程序 10 附录二：原理图及 PCB 19 基于 FPGA数字频率计 一、设计任务与要求 1、设计一个能测量方波信号频率的频率计。 2、测量的频率范围是 1Hz 5MHz。 3、结果用十进制数显示。 、扩展部分：测量输入方波信号的占空比并显示出来。 二、方案设计与论证 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟， 对比测量 其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为 1 s。闸门时间可以根据需要取值，大于或小于 1 s 都可以。闸门时间越长，得到的频率值就越准确， 但闸门时间越长， 则每测一次频率的间隔就越长。 闸门时间越 短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取 1 s 作为闸 门时间，此测量方法称为直接测频法。 由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为± 1 个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为 Tx, 频率为 Fx，当测量时间为 T=1s 时，测量相对误差为 Tx/T=Tx=1/Fx 。由此可知直接测频法的测量准确度与信号的频率有关： 当待测信 号频率较高时，测量准确度也较高，反之测量准确度也较低。 方案一：系统采用可编程逻辑器件（ CycloneII ，如EP2C8Q208C7）作为信号 处理及系统控制核心，完成包括分频、计数、锁存、显示等一系列工作。该方案 利用了 CycloneII 的可编程和大规模集成的特点，使电路大为简化。其原理设计 框图如图 2.1 所示。 FPGA 基准时钟 分频 复位信号 显 示 图 2.1 可编程逻辑器件的原理设计框图 方案二：采用中小规模数字集成电路， 完成频率计测量功能。 原理设计框图 如图 2.2 所示。该方案的特点是中小规模集成电路应用技术成熟， 能可靠的完成 频率计的基本功能，但由于系统功能要求较高，所以电路过于复 杂。 . 通道放大 主门 计数、锁存、显示 电源 门控 晶体振荡源 分频 图 2.2 数字集成电路的原理设计框图 综合以上两种方案，用 FPGA来制作会简单一些，所以最终我们选择方案一 作为我们此次课程设计的方案。 三、硬件电路设计 此次课程设计采用的是 EP2C8Q208C7芯片的开发板模块，该模块的扩展功能较多，而且有利于我们此次的课程实训设计。 该芯片模块是 Altera CycloneII 系列，其采用 PQ208表贴封装；支持 EPCS1 2 和 EPCS4； 8M Byte 高速 SDRAM；一片 2M*16Bit SDRAM,最高 166MHz 读写速度； 4M Byte 快速 FLASH；一片 4M*8Bit 或者 2M*16Bit Flash 读写速度为 90ns； 灵活的页面方式，可以用来存储 FPGA配置文件或者操作系统镜像文件；有 9 针 RS-232 串口，可用与计算机的数据通讯； 有辅助调试功能和输出端口， 包括 PS/2 鼠标，键盘接口和 1602 型 LCD接口。 由于采用现成的开发板，所以此次设计的电路主要是外围数码管显示部份， 直接将 8 位数码管的段选和位选连接到 FPGA的 I/O 口，这样可以减少外围电路的复杂度，并将其用两排双排针直接引出以便于插上 EP2C8Q208C7芯片的开发板 , 这样可以使整体设计更加美观。 此次程序设计共分为五个模块和一个顶层模块。 其中模块有：十进制计数器 模块、分频器模块、占空比模块、扫描显示锁存模块、 3 线 8 线译码器模块和显 示译码模块。 四、软件电路设计 1．分频器模块 通过对 50MHZ的晶振时钟进行 50M的分频，等到一个 1HZ信号。再通过此信号，通过 2 分频，得到一个 0.5HZ 的信号 , 从而得到高电平为 1 秒的闸门控制信 号 e