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FPGA 实现FIR 抽取滤波器的设计 FIR(fini te impulse response)滤波器是数字信号处理系统中最基本的元件，它可以在 保证任意幅频特性的同时具有严格的线性相频特性，同时其单位冲激响应是有限的，没有输 入到输出的反馈，系统稳定。因此，FIR 滤波器在通信、图像处理、模式识别等领域都有着 广泛的应用。在工程实践中，往往要求对信号处理要有实时性和灵活性，而已有的一些软件 和硬件实现方式则难以同时达到这两方面的要求。随着可编程逻辑器件的发展，使用FPG A 来实现FIR 滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用 FPGA 器件来实现FIR 滤波器。 1 FIR 滤波器工作原理 在进入FIR 滤波器前，首先要将信号通过A ／D 器件进行模数转换，使之成为8bit 的 数字信号，一般可用速度较高的逐次逼进式A ／D 转换器，不论采用乘累加方法还是分布式 算法设计FIR 滤波器，滤波器输出的数据都是一串序列，要使它能直观地反应出来，还需 经过数模转换，因此由FPGA 构成的FIR 滤波器的输出须外接D ／A 模块。FPGA 有着规 整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算为主 导的通用DSP 芯片来说，其并行性和可扩展性更好，利用FPGA 乘累加的快速算法，可以 设计出高速的FIR 数字滤波器。 1 2 16 阶滤波器结构 在滤波过程中实现抽取，对于抽取率为N 的抽取滤波器而言，当进来N 个数据时滤波 器完成1 次滤波运算，输出1 次滤波结果。抽取滤波器的结果和先滤波后抽取的结果是一 致的，只是对于同样的数据，进行滤波运算的次数大大减少。在数字系统中采用拙取滤波器 的最大优点是增加了每次滤波的可处理时间，从而达到实现高速输入数据的目的。采样数据 与滤波器系数在控制电路的作用下，分别对应相乘并与前一个乘积累加，经过多次(有多少 阶就要多少次)反复的乘累加最后输出滤波结果，将相同系数归类，16 阶滤波器公式： 乘法器的数量减少一半，但加法器的数量增多了，但相对乘法运算来说，加法运算所 占用的资源少的多，运算的速度也快得多。 3 滤波器系数的求取 使用Matlab 集成的滤波器设计工具FDAtool，可以完成多种滤波器的数值设计、分析 与评估，设计16 阶低通滤波器参数如下： 2 采样频率：Fs 为50MHz，滤波器归一化截止频率：Fc 为0 ．4MHz ，输入数据位宽： 8 位，输出数据宽度：16 位FDAtool 采用汉宁窗函数(Hanning)设计16 阶线性相位FIR 数 字滤波器，并提取其特性参数h(n)浮点数值。 MATLAB 中算出的系数h(n)的值是一组浮点数，进行浮点值到定点值的转换，用16 位二进制补码表示为 3 4 滤波器抽头数是16 个，考虑到线性FIR 滤波器的偶对称特性，只考虑8 个独立滤波 器抽头数，则需要一个28×8 的表(其中指数8 指的是8 个滤波器抽头数，后面的8 指的是 输入数据的位宽)。但是Virrex—e FPGA 只能提供4 输入的杏找表，所以要对查找表的地 址进行电路分割。将8 位地址线分为高4 位和低4 位，分别作为两个24×8 的查找表的地址 输入，从而指数倍地节省了硬件资源。 4 主程序及仿真 在时钟和计数器的控制下，根据查找表输出结果位权的不同，将输入数据向左移动相 应的位数，低位按照位权的不同补上个数相当的“0”，然后将移位数据进行累加操作，输出 最终滤波结果，这里的结果依旧是用二进制数据表示的，只是位数因为移位和累加操作增加 了8 位。 5 图五移位加法器的波形仿真图 6 以上便是基于分布式算法的FIR 滤