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校时、校分。数字钟的原理框图如图 校时、校分。数字钟的原理框图如图 2.1所示。 校时、校分。数字钟的原理框图如图 校时、校分。数字钟的原理框图如图 2.1所示。 本次设计题目：数字钟电路设计 1简述 数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具 有走时准确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人 们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。 在控制系统中也常用来做定时控制的时钟源。 2题目要求 （1） 具用时、分、秒十进制数字显示的计时器功能； （2） 具有手动校时、校分的功能； （3） 通过开关能实现小时的十二进制和二十四进制转换； （4） 具有整点报时功能。 主要集成芯片： 计时单元 74160 报时单元 74192 3总体方案设计 数字钟由振荡器、分频器、计数器、译码显示、报时等电路组成。其中振荡器 和分频器组成标准秒信号发生器， 直接决定计时系统的精度。 由不同进制的计数器、 译码器和显示器组成计时系统。将标准秒信号送入采用 60进制的“秒计数器”，每 累计60sec就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。 “分计数器”也采用 60进制计数器，每累计 60min，发出一个“时脉冲”，该信号 将被送到“时计数器”。 “时计数器”采用12或24进制计数器，可实现对一天 12h 或24h的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过 6 位7段译码显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路 精品文档 精品文档 PAGE PAGE #欢迎下载 精品文档 精品文档 5 PAGE 5 PAGE #欢迎下载 图2.1数字钟原理框图 4单元电路设计提示 本题目的设计采用自下而上的层次电路设计法。先设计单元电路，再设计总电 路。 （1） 秒脉冲产生电路 秒脉冲产生电路在此例中的主要功能有两个：一是产生标准脉冲信号，二是可 提供整点报时所需要的频率信号。可用 1Hz的秒脉冲时钟信号源替代。 I V1?z 图2.2 1Hz的秒脉冲时钟信号源 （2） 秒、分、时计时器电路 秒计时器本质上为对 1Hz的秒脉冲时钟信号源进行 60进制计数的计数器，其由 一个10进制计数器（个位）和一个 6进制计数器（十位）串接组成。个位与十位计 数器之间采用同步级联复位方式，将个位计数器的进位输出端 RCO接至十位计数器 的时钟信号输入端 CLK完成个位对十位计数器的进位控制。十位计数器选择 Q和 Q端做反馈端，经与非门输出至控制清零端 CLR形成6进制计数形式。十位计数器 的反馈清零信号经非门变为高电平，可作为 60进制计数器的进位信号。图 2.3中， 101?4送个位数码管显示，105?8送十位数码管显示，109接电源，1010接1Hz信 号源，1011接高位计数器(分计数器)的时钟信号端。 I09 □ 104 I03 I02 I01□ 口 □口109 ,L-C7,AQA:BQB,CQCDQD,ENPRCO■ ENT~LOAD~CLR》CLKU13 104 I03 I02 I01 □ 口 □口 10 9 , L-C 7 ,A QA :B QB ,C QC D QD ,ENP RCO ■ ENT ~LOAD ~CLR 》CLK U1 3 13- 15 74160N U21 NOT T2- -71- I011 U3A 7400N 』。10 I08 I07 I06 I05 口 口 □口 A QA .B QB C QC D QD ENP RCO ■ ENT ~LOAD ~CLR CLK U2 3 11 15 9^ 74160N 2 - 7 10 14 13 图2.3 60进制计数器电路 分计时器形式上与秒计时器相同，均为60进制计数器，可参考图 分计时器形式上与秒计时器相同，均为 60进制计数器，可参考图 2.3 。 我的设计: (1)秒和分电路图 U4us674160N74-1 SONl-l 3 A40ori—R3Z35Tor? U4 us 6 74160N 74-1 SON l-l 3 A 40ori — R 3Z35T or? DCO HEX 分析：关于秒和分的设计主要是选取两片 74160N芯片同时接入时钟信号，低片采取 十进制，高片采取六进制，主要通过两个显示线路的选取来设置进位信号。高片选 取了 QA,QC艮卩0101低位片选取了 QA,QD艮卩1001.这样显示从00-59实现了六十进制。 同时实现置00位。其它选通控制端按需求接。 （2）时电路图： U1DCD HEXIkU7A 星74ALS10AMMR击口… U1 DCD HEX Ik U7A 星 74ALS10AM MR击口 …D盟筮