数字逻辑设计及应用：chap8 Sequential Logic Design Practices.ppt

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2021-02-27 发布于安徽
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数字逻辑设计及应用：chap8 Sequential Logic Design Practices.ppt

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4-bit Flip-flop74x175（异步清零） 8-bit Register Linear feedback shift register (LFSR) counters Shift register counters LFSR: Maximum-length sequence generator For given N, a sequence (1,c1,c2…) can be found to make a mode 2N-1 counter . (Table 8-26) Shift register counters N=2: (1,1) N=3: (1,1,0) n=4: (1,1,0,0) N=5: (1,0,1,0,0) N=7: (1,0,0,1,0,0,0) N=12: (1,1,0,0,1,0,1,0,0,0,0,0) N=16: (1,0,0,1,1,1,0,0,0,0,0,0,0,0,0,0,0) LFSR counter example: 3 bits Shift register counter LFSR counters : modified to include “0” state Shift register counter Design for periodic sequence generator 001101 001101 001 001101 011 001101 110 001101 101 001101 010 001101 100 Output state analyze Use 3 bits shift register Feedback logic: Shift register counter Design for periodic sequence generator 001010 001010 001 001010 010 001010 101 001010 010 001010 100 001010 000 Output state analyze Must use 4 bits shift register 001010 0010 001010 0101 001010 1010 001010 0100 001010 1000 001010 0001 Shift register counter Summary of Chap8 Counters Ripple counters, Synchronous counters Counter:74x163,74x169 Application of Counter Arbitrary modulus-m counter Sequence generators Decoding binary counter states Shift Registers Shift Register:74x194 Application of shift register Shift register counters: Ring counters, Johnson counters, LFSR counters Sequence generator, sequence detector Serial-to-parallel conversion Question 1、设计一个可变模同步计数器,当输入M=0时计数器按模6加法计数,M=1时计数器按模5加法计数 2、设计一个 110100 序列信号发生器利用状态机利用计数器集成芯片和组合电路集成芯片利用移位寄存器集成芯片 Homework 8.13 8.14 8.16 (将题目中的“0001”改为“00001”） 8.27 8.35 修改：记数顺序： 3,4,…,12,13,3,4 8.46 8.55 8.57 8.58 Analysis what the mode of the following circuit is ? CLK CLR LD ENP ENT A QA B QB C QC D QD RCO 74x163 0 1 +5V CLOCK 模12计数器 QD：12分频占空比50％ Clock and watch The applications of binary counters Frequency divider Frequency