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目录 实验一 分频器 实验三 ADC0809 模数转换实验 实验二 七段数码管扫描显示 实验四 双向移位寄存器 实验一 分频器 一、实验目的 1．学习分频器的设计，进一步了解、熟悉和掌握 FPGA 开发软件 Quartus II 的使用方法 2 ．学习 Verilog HDL 和 VHDL 的编程方法 3．学会使用 Vector Wave 功能仿真 4 ．掌握使用多种方法分配管脚 二、实验内容 编写一个分频器的 Verilog 代码和 VHDL 代码并仿真，编译下载验证 三、实验原理 在数字电路中， 时钟信号的分频是很常见的电路。分频器除了可以对时钟 信号频率做除以二的计算外，分频器同时很类似涟波计数器。 涟波计数器是计 数器的一种，它属于异步设计。因为触发器并非皆由同一个时钟信号同步操作， 所以它非常节省电路面积。 本实验要设一个带选择的分频时钟， SEL[1:0] 用于选择是几分频。分频器设 原理框图如图 1 所示： 图 1 分频器原理图 从原理图中可见，核心板的时钟是 50MHz ，通过 sel[1:0]选择分频数， 00: 不分频； 01:12.5M 分频； 10:25M 四分频； 11:50M 分频。采用 SW1 ‐ SW2 设 置分频值， SW3 复位。 LED1 为时钟的输出，通过调整 SW1 、SW2 ，可以得 到不同的闪烁频率。 引脚分配情况如表 1 所示 表 1 引脚分布情况 四、实验步骤 1．新建工程，取名为 frediv ，如下图 2 所示。 图 2 新建工程 2 ．新建 VHDL 设计文件，选择“ File|New ” ，在 New 对话框中选择 Device Design Files 下的 VHDL File ，单击 OK ，完成新建设计文件。 3．在新建设计文件中输入 VHDL 程序。 4 ．生成“ Symbol ”文件，新建“ Block Diagram/Schematic File ”文件， 在文件中添加刚刚生成的“ Symbol ”以及输入输出管脚，最后完整的系统顶层 模块图如图 3 所示。 图 3 顶层模块图 5．保存文件， 使用 qsf 或者 tcl 进行管脚分配（相应的文件在本工程里面都 可以找到）。 6 ．对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并 更正错误，直至编译成功为止。 7．新建“ Vector Waveform File ”文件进行波形仿真。 8．下载完成后，观察实验结果。 五、 VHDL 程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity frediv is port ( clk :in std_logic; rst :in std_logic; sel :in std_logic_vector(1 downto