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VHDL数字钟设计报 告 1 2020 年 4 月 19 日 文档仅供参考 VHDL 数字钟设计报告 一. 数字钟总体设计方案： 1.1 设计目的 ①正确显示时、分、秒； ②可手动校时，能分别进行时、分的校正； ③整点报时功能； 1.2 设计思路 数字钟的设计模块包括：分频器、去抖动电路、校 时电路、 “时、分、秒 ”计数器、校时闪烁电路、整点报 时和译码显示电路。 每一个功能模块作为一个实体单独进行设计，最后 再用 VHDL 的例化语句将各个模块进行整