模拟电路提取verilog模型的方法.pdfVIP

. 模块电路提取 Verilog 模型的方法总结 陈锋 2018-1-18 1. 在原理图目录，运行 icfb 。 2. 选 Tools - Library Manager … 3. 在 Library 找到要提取的库（一般是项目名称） ，这里选 NV3030A1P_GRAM 。在 Cell 里 选要提取的顶层模块，这里选 GRAM 。View 里选 schematic ，并右击选 open 4. 在打开的原理图 Virtioso Schematic 菜单里，选 Tools - Simulation - NC-Verilog . . 5. 在设置窗口里， Run Directory 手工填入提取 Verilog 网表的目录名， 比如 xxx/GRAM_run6 6. Top Level Design 里，点 Browser …，选择要提取的顶层，我们这里选择与第 3 步相同的 Library 、Cell 和 View 。如下图，选好后点 Close 。 . . 7. 点左边“跑步的人”来 Initial Design 。会看到“三个勾”（Generate Netlist ）的图标显示出来 了。 . . 8. 选 Setup - Netlist … 9. 设置提取参数。我们需要修改“ Netlist These Views ”和“Stop Netlisting at Views ”，如下图 设置。 . . 另外时间和精度也可以在此设置，默认是 1ns/1ns ，是全局的设置。我建议不要修改， 在生成 Verilog Netlist 后，手工修改一些特殊模块来提高精度即可。 设置好后，点 Apply ，OK 。 10. 点击“三个勾”生成Verilog Netlist 。稍等片刻后，第三个图标“模块图”显示出来，说明网 表也生成好。 .