CMOS组合逻辑门的设计.ppt

超大规模集成电路基础2011第6章 CMOS组合逻辑门的设计;本章重点;6.1 引言;6.2 静态CMOS设计;6.2.1 互补CMOS; 在构成PUN和PDN网络时应当记住以下几点： 晶体管可以看成是由其栅信号控制的开关 PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS管产生“强零”而PMOS管产生“强1” ;NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作 PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作 PUN和PDN 是对偶网络 互补门在本质上是反相的 (NAND, NOR, XNOR) 实现一个具有N个输入的逻辑门所需要的晶体管数目为2N;例6.1 两输入NAND门 ;例6.2 CMOS复合门的综合 ;互补CMOS门的静态特性;互补CMOS门的传播延时;例6.3 延时取决于输入模式 ;思考题6.1 确定互补CMOS门中晶体管的尺寸 ;确定NAND和NOR门中晶体管的尺寸; 假设所有的NMOS器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL);例6.4 一个四输入互补CMOS NAND门 ;注意：应该避免扇入大于或等于4;大扇入时的设计技术;重新安排输入 关键信号和关键路径的概念 把关键路径上的晶体管靠近门的输出端可以提高速度 ;重组逻辑结构 可能降低对扇入的要求，从而减少门的延时;组合电路中的性能优化;例6.5 复合门的逻辑努力 gNAND=4/3，gNOR＝5/3 ;0;一条通过组合逻辑块的路径的总延时： 运用第五章对反相器采用的类似步骤来决定这条路径的最小延时 这条路径的最小延时决定每一级应当具有相同的门努力 f1g1＝ f2g2＝…＝ fNgN;路径逻辑努力;例6.6 确定组合逻辑延时最小时的尺寸 等效扇出：F = CL/Cg1 = 5 路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9 路径分支努力：B = 1 (无分支) 总路径努力：H = GFB = 125/9, 于是最优的每个门的努力h=4?H = 1.9 根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93 门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.60;思考题6.2 确定反相器电路的尺寸 ;CMOS逻辑门中的功耗;静态翻转概率 α0?1 = Pout=0 ? Pout=1 = P0 ? (1-P0) 假设输入是独立的并均匀分布，任意N个扇入的静态门 计算两输入静???NOR门的α0?1 =3/16 ;一个逻辑门的开关活动性与输入信号统计特性密切相关 令Pa和Pb 为输入A和B分别等于1的概率 α0?1 = P0 ? P1 = (1-(1-Pa)(1-Pb)) (1-Pa)(1-Pb) ;思考题6.4 静态逻辑门的功耗 对于基本逻辑门(AND,OR,XOR)推导出0→1的输出翻转概率。 For C: P0?1 = P0 ? P1 = (1-PA) PA= 0.5 ? 0.5 = 0.25For Z: P0?1 = P0 ? P1 = (1-PCPB) PCPB= (1 – (0.5 ? 0.5)) ? (0.5 ? 0.5) = 3/16;由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复杂 必须考虑信号间的相关性 p(Z=1) = p(B=1) p(C=1|B=1)=0 ;起因：门之间的非零传播延时 概念：在一个时钟周期内一个节点在稳定到正确的逻辑电平之前可以出现多次翻转 ;Out1 Out2 Out3 Out4 Out5;降低开关活动性的设计技术;2、输入排序 ;降低开关活动性的设计技术;降低开关活动性的设计技术;6.2.2 有比逻辑;由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比，所以此电路称为有比电路 计算伪NMOS dc传输特性 Vin=VDD，通过驱动器和负载器件的电流相等 NMOS器件处于线性工作区，PMOS负载处于饱和状态;例6.7 伪NMOS反相器 考虑一个简单的伪NMOS反相器，NMOS的尺寸为0.5?m/0.25 ?m。我们研究缩小PMOS器件尺寸的效果，以说明其对各种参数的影响。 一个较大的上拉器件不仅提高了性能，同时也由于增加了VOL而使静态功耗增加和噪声容限减小;思考题6.5 伪NMOS中NOR门和NAND门