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电子信息工程专业
FPGA与 ASIC 设计实践教程
设计报告
班级：电子信息工程 1303 班
学号： 201315110
姓名 : 田佳鑫
日期： 2015 年 11 月 4 日
指导老师：何英昊
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目录
1 系统总体方案及硬件设计 3
1.1 设计内容 3
1.2 设计要求 3
1.3 实现要求 3
2 各模块设计及电路图 3
2.1 设计项目简介 3
2.2 分块设计代码 4
2.3 总体框图设计 7
2.4 管脚锁定图 8
3 课程设计体会 8
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1 系统总体方案及硬件设计
1.1 设计内容
数字跑表电路
1.2 设计要求
(1) 跑表的计时范围为 0.01 —59min59.99s 。
(2) 具有异步清零、启动。计时和暂停功能。
(3) 输入时钟频率为 100Hz。
(4) 要求数字跑表的输出能够直接驱动共阴极 7 段数码管。
1.3 实现要求
(1) 分析功能要求 , 划分功能模块。
(2) 编写各模块的 Verilog HDL 语言设计程序。
(3) 在 Quartus Ⅱ软件或其他 EDA软件上完成设计和仿真。
(4) 根据实验装置上的 CPLD/FPGA芯片，在适配时选择相应的芯片， 将设计生
成配置文件或 JEDEC文件，然后将配置文件或 JEDEC文件下载到实验装置上运行，
操作实验装置上设定的功能开关，验证设计功能。
2 各模块设计及电路图
2.1 设计项目简介
主控模块分别连接 6 个数码管显示模块和分频模块，分频模块给主控模块的
计数器提供时钟源，主控模块在按键的控制下，在其中计数器的作用下输出给数码
管显示装置，实现跑表功能。
振荡器 分频器 计
显
数 示
控制
按键
器
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2.2 分块设计代码
（1）分频模块：
module fenpin(CLK,CLK2); // 输入 50MHz，输出分频到
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