（完整版）《数字系统设计》试卷含答案.docx

良好学习资料欢送下载诚信应考 ,测验作弊将带去严峻结果.华南理工 期末测验?数字体系计划?试卷号位 座考前须知：2.34.题 得1. 考前请将密封线内各项信息填写清晰；全部答案请直接答在试卷上．测验情势：开（闭）卷；( 或答题纸上 ) ；线；本试卷共一大题，总分二100 分， 测验时间120 分钟号分三四五总分评卷人一．选择题 ( 每道题 2 分，共 16 良好学习资料 欢送下载 诚信应考 ,测验作弊将带去严峻结果. 华南理工 期末测验 ? 数字体系计划 ?试卷 号 位 座 考前须知： 2. 3 4. 题 得 1. 考前请将密封线内各项信息填写清晰； 全部答案请直接答在试卷上 ．测验情势：开（闭）卷； ( 或答题纸上 ) ； 线 ； 本试卷共 一 大题，总分 二 100 分， 测验时间 120 分钟 号 分 三 四 五 总分 评卷人 一．选择题 ( 每道题 2 分，共 16 分) 业 专 1. 大范围可编程器件重要有 FPGA、CPLD 两类，以下对 CPLD 布局与事情原理 得形貌中，精确选项 ( C ) A. B. C. D. CPLD 即为现场可编程逻辑器件得英文简称； CPLD 为基于查找表布局得可编程逻辑器件； 早期得 CPLD 为从 GAL 得布局扩展而去； _ _ _ 在 Altera 公司生产得器件中， FLEX10K 系列属 CPLD 布局； ) 题 答 封 _ _ 2. 在 VHDL 语言中，以下对时钟边沿检测形貌中，错误选项 ( D ) _ 不 内 线 封 密 ( A. if clkevent and clk =1 then ...; 院 学 _ _ B. if falling_edge(clk) then ...; _ _ C. if clkevent and clk =0 then ...; _ _ D. if clkstable and not clk =1 then ...; _ _ 3. 在 VHDL 语言中，以下对历程（ 得为 ( A ) PROCESS）语句得语句布局及语法例就得形貌中，精确 PROCESS 为一无穷循环语句；敏感信号产生更新时启动历程，实行完成后，等候下一 A. 次历程启动； . B. 敏感信号参数表中，应列出历程中利用得全部输入信号； C. 历程由阐明局部、布局体局部、与敏感信号参数表三局部构成； D. 当前历程中声明得信号也可用于其他历程 号 学 密 4. 基于 EDA 软件得 FPGA / CPLD 计划流程，以下游程中哪个为精确得： ( C ) A. 原理图 B. 原理图 文本输入→适配→综合→时序仿真→编程下载→功效仿真→硬件测试 文本输入→功效仿真→综合→时序仿真→编程下载→适配→硬件测试； 文本输入→功效仿真→综合→适配→时序仿真→编程下载→硬件测试 文本输入→适配→时序仿真→编程下载→功效仿真→综合→硬件测试； /HDL /HDL 原理图 /HDL 原理图 /HDL 5. 关于综合，从输入计划文件到产生编程文件得次序精确选项： (B) 名 姓 A ．逻辑综合 → 高条理综合 → 物理综合； 良好学习资料欢送下载高条理综合物理综合 高条理综合→ 逻辑综合→ 物理综合；B.C.D.→ 逻辑综合→ 高条理综合；→ 逻辑综合→ 时序综合；6.A.B.C.D. 良好学习资料 欢送下载 高条理综合 物理综合 高条理综合 → 逻辑综合 → 物理综合； B. C. D. → 逻辑综合 → 高条理综合； → 逻辑综合 → 时序综合； 6. A. B. C. D. 历程中得信号赋值语句，其信号更新为 按次序完成； 比变量更快完成； 在历程得挂起时完成； 都不对； ( C ) 7. 以下不属于 VHDL 根本步伐布局为（ A ） A． .CONFIGURATION 界说区 B． .ARCHITECTURE C． USE 界说区 D． ENTITY 界说区 界说区 8. 下面临利用原理图输入计划要领举行数字电路体系计划， 得 _（ C）； 那一种说法为不精确 A. B. C. D. 原理图输入计划要领直观便捷，但不得当完成较大范围得电路体系计划； 原理图输入计划要领一般为一种自底向上得计划要领； 原理图输入计划要领无法对电路举行功效形貌； 原理图输入计划要领也可举行条理化计划； 二．简答题（ 22 分） 1. 简述利用 EDA技能计划数字体系得特点； (4 分) 2. 什么为信号创建时间 ?（ 2 分）什么为信号保持时间.（ 2 分） 3. 仿真分为哪几个条理得仿真.（ 3 分） 4. 实行中，对某步伐举行编译时出现错误提示： VHDL Design File aaa.vhd must contain an entity of the same n