多功能数字钟的设计与实现项目设计方案.docx

多功能数字钟的设计与实 现项目设计方案 数字钟设计功能及方案论证 基本功能： 设计一个数字钟。要求用六位数码管显示时间，格式为 00： 00：00。 具有 60 进制和 24 进制（或 12 进制）计数功能，秒、分为 60 进制计数，时为 24 进 制 （ 或 12 进 制 ） 计 数 。3）有译码、七段数码显示功能，能显示时、分、秒计时的结果。 扩展功能： 设计提供连续触发脉冲的脉冲信号发生器， 具有校时单元、闹钟单元和整点报时单元。 方案论证： 方案一：用逻辑门电路直接搭接数字钟电路，此方案所需元件众多， 频率稳定性差，电路复杂，所以不采用此方案。 方案二：用计数器 74LS90 以及译码器 74LS48 等芯片组成电路，用555 振荡器及分频器产生 1Hz信号供计数器技术，较之第一种方案容易实现。 方案三：用单片机实现计数及显示等，这种方案简单明了，电路简单 只需要写好程序就可以， 容易达到任务要求。 但单片机对个人能力要求较高，鉴于还没有学习单片机方面知识，所以不使用第三种方案。 综上，决定采用第二种方案。 设计原理及框图 计数器电路： 计数器电路由秒计数器、 分计数器及时计数器构成。根据设计要求，其中，时计数器为 24 进制，分计数器及秒计数器为 60 进制计数器。 译码显示电路：由 74LS48 芯片组成的译码电路将计数器输出的 8421BCD码转化为数码管所需的逻辑状态，并为保证数码管正常工作提供足够工作电流。 整点报时电路： 在数字钟电路出现整点时， 数字钟会自动报时， 其工作方式是发出连续的音频声波，复杂一些的可以是实时语音 或音乐提示。 定时闹钟电路： 要求可以设定一个指定的时间， 是数字钟在指定时刻发出信号，使蜂鸣器“闹时” 。 555 振荡器电路：石英晶体振荡器电路给数字钟提供一个频率 稳定的 32768Hz的方波信号，可保证数字钟的走时准确及稳定。6） 分频器电路： 分频器电路将 32768HZ的高频方波信号经分频后 得到 1Hz的方波信号供秒计数器进行计数。 数字钟原理框图如下： 图 1.1 数字钟原理框图 电路模块分析 计数器电路 计数器电路我选择的是 74LS90 芯片。 74LS90 计数器是一种中规模二- 五- 十进制异步计数器，管脚图如图。 R01、R02 是计数器置 0 端，同时为 1 有效； R91和 R92为置 9 端，同时为 1 时有效；若用 A 输入， QA输出，为二进制计数器；如 B 为输入， QB-QD可输出五进制计数器； 将 QA与 B相连， A 做为输入端， QA-QD输出十进制计数器；若 QD 与 A输入端相连， B为输入端，电路为二 - 五混合进制计数器。 图 3.1 74LS90 管脚图 表 3.1 74LS90 功能表 60 进制计数器 设计时， U18为十进制计数器， U17 为六进制计数器，由 74LS90D的功能原理可知，当 QA计数两次， QB,QC开始计数，由于计数器为异步计数器，则当计数器达到 60 时，计数器立刻清零并向高位进一， 达到了本实验 60 进制的计数功能。 图 3.2 60 进制计数器 24 进制计数器 设计时原理同 60 进制， U13为二进制计数器， U14为十进制计数器， 由 74LS90D的功能原理可知，当 QA计数两次， QB,QC开始计数，由于计数器为异步计数器，则当计数器达到 24 时，计数器立刻清零并向高位进一，达到了 24 进制的计数功能。 图 3.3 24 进制计数器 计数器总电路 如图 3.4 为数字钟的时间计数单元的电路连接图。 图 3.4 计数单元电路连接图 译码显示单元电路 译码电路的功能是将“秒” 、“分”、“时”计数器的输出代码进行翻译， 变成相应的数字。 用于驱动 LED七段数码管的译码器常用的有74LS48。74LS48 是 BCD-7段译码器 / 驱动器，其输出是 OC门输出且低电平有效，专用于驱动 LED 七段显示数码管。若将“秒” 、“分”、“时” 计数器的每位输出分别接到相应七段译码器的输入端， 便可进行不同数字的显示。 74LS48 译码器 74LS48是 BCD-7段译码器 / 驱动器，其输出是 OC门输出且高电平有效，专用于驱动 LED 七段共阴极显示数码管。其功能是把输入的8421BCD码 ABCD译成七段输出 a-g ，再由七段数码管显示相应的数。由 74LS48 和 LED 七段共阴极数码管组成一位数码显示电路。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输 入端，便可进行不同数字显示。在译码器输出与数码管之间串联的 R 为限流电阻。当数字钟的计数器在 CP脉冲的作用下，就应将