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Altera杯第五届全国研究生电子设计竞赛样板 Altera杯第五届全国研究生电子设计竞赛样板 “Altera杯”第五届全国研究生电子设计竞赛 参赛队对照码____ EDACODE31________ 题号_____1_________ 中国·北京·清华大学 2021年8月 I. 设计要求 .............................................. 2 II. 设计工具 ............................................ 2 III. 总体设计思路 ........................................ 2 IV. V. VI. 系统结构与模块划分 ................................... 4 模块设计与信号定义 ................................... 5 测试平台 ............................................ 7 VII. 功能仿真结果 ........................................ 7 VIII. 综合结果 ........................................... 12 IX. 附录 .................................................... 13 结论 .............................................. 13 I. 设计要求 设计一计时器模块，具有下列功能 1. 16bit定时器/ETU计数器。 2. 具有3种可配置工作模式。 3. 定时器/计数器中断请求输出。 4. 内存寄存器的编程（读/写）。 II. 设计工具 III. 总体设计思路 一、总体设计关键点 本题要求设计一个CPU的外设Timer。通过分析，本题有以下三个关键点： 1、 通过对Timer输入信号的判断，时序CPU与Timer的通信，实现对Timer的内部寄存器的编程。 根据CPU对内部寄存器的编程值，得到时钟信号的参数，从而由外部时钟ext_clk正确产生技术时钟etu_clk。 根据对Timer内部特殊寄存器的值，对定时器进行相应的配置，并输出相应的结果。 二、总体设计思路说明 整个设计采用了分层的设计思想，各模块描述如下： 模块CPU_interface：该模块作为外设Timer与CPU模块的接口，实现CPU对外设Timer的特殊寄存器的编程。 模块register_Bank：此模块的功能是将特殊寄存器放在一起，并对它们进行编程（读/写）。 模块ETU_clk：此模块的功能是，根据特殊寄存器的相应值，得到外部时钟EXT_clk，分频产生的etu_clk时钟，另外CPU时钟cpu_clk也由此模块接入，此模块根据配置情况，以决定外设Timer采用时钟cpu_clk或者时钟etu_clk。 模块timer0：定时/计数器0，此模块根据配置情况完成定时或者计数功能。 模块timer1：定时/计数器1，此模块根据配置情况完成定时或者计数功能。 1、多模块化设计：如果整个设计作为一个模块，处理将较为困难；而当把设计分成多模块后后，各层模块独立设计，通过约定的标志位进行模块间通信，上层模块可以使用底层模块所提供的信号标志，将三个设计关键点分解到多个模块中，便于难点的解决。 2、专门用interface模块来处理cpu的读写时序，因此便于在不同的总线时序间，进行移植，因此代码可重用性高。 3、用寄存器组的概念提高了代码的可读性。 系统的输入输出端口定义。 IV. 系统结构与模块划分 总体设计的框图如图1。 图1 总体设计框图 1、 Interface模块：这个模块负责处理与cpu总线的接口。它根据地址往对应寄存器中写值，或者从对应地址的寄存器中读出值。 2、 Register bank：寄存器组。它是timer 中所有寄存器的集合。 3、 Etu_clk产生模块：这个模块对外部时钟ext_clk分频，产生etu_clk时钟。分频的倍数由scnt和scon[7]共同决定。 4、 Timer0/1：这就是timer的核心模块。这个模块根据TMOD寄存器的对应位来采取不同的工作模式。 总体设计思路为：由in