ch03-Verilog HDL基础与组合电路建模.pptVIP

工程学院 信息技术教研室;3.1 Verilog HDL基本语法规则;3.1 Verilog HDL基本语法规则;3.1.1 词法规定 ;任何用Verilog HDL语言描述的“东西”都通过其名字来识别，这个名字被称为标识符。 如源文件名、模块名、端口名、变量名、常量名、实例名等。 标识符可由字母、数字、下划线和$符号构成；但第一个字符必须是字母或下划线，不能是数字或$符号！ 在Verilog HDL中变量名是区分大小写的！ 合法的名字： A_99_Z Reset _54MHz_Clock$ Module ;关键字——事先定义好的确认符，用来组织语言结构；或者用于定义Verilog HDL提供的门元件（如and，not，or，buf）。 用小写字母定义！ ——如always，assign，begin，case，casex，else，end，for，function，if，input，output，repeat，table，time，while，wire ;为了表示数字逻辑电路的逻辑状态，Verilog语言规定了 4种基本的逻辑值。 ;;3.1.3 常量及其表示;3.1.3 常量及其表示;3.1.4 数据类型;wire型数据常用来表示用以assign关键字指定的组合逻辑信号。 Verilog 程序模块中输入、输出信号类型默认时，自动定义为wire型。 wire型