fpga设计中有关时钟分析的相关总结.pdfVIP

门控时钟，英文名gate clock 。所谓“ 门控”是指一个时钟信号与另外 一个非时钟信号作逻辑输出的时钟。比如，你用一个控制信号“与”一个 CLK ，以控制CLK 的起作用时间。在ASIC 中利用此来减少功耗，因为 功耗主要消耗在MOS的翻转上了，门控时钟的输出，有一段时间不翻转 不变化，减少了功耗；但在FPGA 中，由于时钟走专用的网络等原因将 导致诸多问题，如门控时钟可能会有毛刺，skew和j itter ，以及时序分析 等等很多问题。因此，在FPGA设计中，应尽量避免使用门控时钟。 在设计中很难只用一个时钟，但你选择门控时钟时，注意毛刺.所 以在STA阶段很重要，要提高电路设计的可靠性，最好还是选择将门控 时钟改成全局时钟 （除非你能保证电路可靠工作）： 1）：驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果 采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。 2）：逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它 输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的 约束。 门控时钟好处：可以大大的降低电路的动态功耗。 组合逻辑中多用门控时钟，一般驱动门控时钟的逻辑都是只包含一 个门，如果有其他的附加逻辑，就容易因竞争而产生不希望的毛刺。门 控时钟通过一个时能信号控制时钟的开关。当系统不工作时可以关闭时 钟，整个系统处于非激活状态，这样就能够在某种程度上降低系统功 耗。 然而，使用门控时钟并不符合同步设计的思想，它可能会影响设计 的实现和验证。单纯从功能上看，使用使能时钟替代门控时钟是一个不 错的选择；但是使能时钟在使能信号关闭时，时钟信号仍然在工作，它 无法像门控时钟那样降低系统的功耗。 Altera的解决方案： 对于上升沿有效的系统时钟clk，他的下降沿先把门控时钟打一 拍，然后再用这个使能信号和系统时钟clk相与后作为后续电路的门控 时钟。 这样的门控时钟电路很好的解决了组合逻辑常见的一些问题。它避 免了毛刺的出现，同时也有效的抑制了亚稳态可能带来的危害。但是从 另一个方面来说，如果这个设计的系统时钟占空比不是很稳定，或者输 出的使能信号(enable)与时钟信号(clk)的逻辑过于复杂，那么它也会 带来一些功能和时序上的问题。总得来说，只要设计者控制好这个设计 中时钟占空比和门控逻辑复杂度，他还是比下面这个简单的门控时钟电 路方案可行。 关于时钟的讨论 无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何 数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时 钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并 且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。 时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波 动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。 1．全局时钟 对于一个设计项 目来说，全局时钟 (或同步时钟)是最简单和最可预 测的时钟。在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输 入引脚驱动的单个主时钟去钟控设计项 目中的每一个触发器。只要可能 就应尽量在设计项 目中采用全局时钟。PLD/FPGA都具有专门的全局时钟 引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最 短的时钟到输出的延时。 图1 全局时钟 A 建立时间Tsu 建立时间 （setup time）：是指在触发器的时钟信号上升沿到来以 前，数据稳定不 变的时间，如果建立时间不够，数据将不能在这个 时钟上升沿被输入触发器。 B保持时间Th 保持时间 （hold time）：是指在触发器的时钟信号上升沿到来以 后，数据稳定不变 的时间，如果保持时间不够，数据同样不能被输 入触发器。 图1 示出全局时钟的实例。图1 定时波形示出触发器的数据输入 D [1..3]应遵守建立时间和保持时间的约束条件。建立和保持时间的数 值在PLD数据手册中给出，也可用软件的定时分析器计算出来。如果在 应用中不能满足建立和保持时间的要求，则必须用时钟同步输入信号 (参看下一章 “异步输入”)。 （最好的方法是用全局时钟引脚去钟控 P