ESD和集成电路的ESD保护.docx

word word word word ESD和集成电路的ESD保护 Part 1. ESD的事实存在 什么是ESD? ESD 的全名是 Electrostatics Discharge （静电放电） 从物理上来讲，产生静电程放的原因有摩擦、感应、剥离，产生静电放电的机制 是因为物质失去了或者得到了电子从而使本身带上正电或者负电。 从表象来看，产生静电放电是因为两个电位不相同的物体间的电荷转移现象, 而且不一定要伴随着有电孤或者火花的产生。 此夕卜，大电流（安培级）和瞬间（纳秒级）的挤压也可以引起静电的程放， 此类有如压电陶瓷。 自然界中的ESD现象: 雷击、冬天脱毛衣时会有啪啪的声音、在地毯上走动或者从椅子上站起来后, 幽导体（例如金属门把）0 人体可感受到的静电电压约为3.5KV ,而且通常在湿度比较低的时候容易感 受到静电的存在和影响。从下表我们可以看出湿度对静电产生和产生的程度有什 么影响。 产生方式 产生静电的电压 10%R.H. 40%R.H. 55%R.H. 走过地毯 35KV 15KV 7.5KV 走过乙烯制地板 12KV 5 KV 3 KV 生产线上的工人 6 KV 0.5 KV 0.4KV 陶瓷插进塑料管 2 KV 0.7 KV 0.4 KV 陶瓷插进乙烯托盘 11.5 KV 4 KV 2 KV 斯开IC的泡沫塑料包装 26 KV 20 KV 7 KV IC被泡沫线捆绑于运输盒 21KV 11 KV 5.5 KV Part 2. ESD对CMOS集成电路损害及测试 集成电路工艺发展到深亚微米阶段,器件的物理尺寸日益减小，靜电放电 (Electrostatic Discharge,ESD)对集成电路的危害变得越来越昱著。因为随着 关键尺寸的不断缩小，集成电踣的功耗和发热也在不断地得到降低，但是也由于 栅极能承受的最高电压在不断降低，所以集成电路被外界突发的ESD电压损坏 的几率也在不断地提高。据统计,将近40%的集成电路失效是由靜电放电引起的。 因此，对集成电踣进行ESD保护设计也变得尤为重要，因为ESD伤害来自生产、 储存、运输各个方面，可谓时时有可能被伤害。 2、ESD模式及其测试方法 ESD模型常见的有三种:人体模型(HBM , Human Body Model).充电 器4帳型(CDM , Charge Device Model)和型(MM , Machine Mode),其中以人体模型最为通行。一段的商用芯片，要求能够通过2KV静电 电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以 损坏芯片内部的电路。 图1 人体模型(HBM)的现场模拟 RfMObmt)高压电源— 被测器件 RfMObmt) 高压电源— 被测器件 —1— 图2人体模型(HBM)的等效电路 2人体模型(HBM)的等效电路。人体的等效电阻为L5kd 进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都 应该逬行放电测试，每次放电检测都有正员两种极性，所以对I/O引脚会进行 以下六种测试： 1) PS模式(Pin.to.Vss正极性):VSS接地■引脚施加正的ESD电压，对 VSS放电?其余引脚悬空； 2 ） NS模式（Pin.to.Vss负极性）:VSS接地，引脚施加员的ESD电压，对 VSS放电.其余引脚悬空; 三==「 三==「 3 ） PD模式（Pin-to VDD正极性）:VDD接地.引脚施加正的ESD电压■ 对VDD放电■其余引 悬空； VDD VSS 4 ） ND模式（Pin.to.VDD負极性）:VDD接地，引脚施加負的ESD电压, 对VDD放电，其余引脚悬空; 图6一 图6 一E ）引脚对引脚正向模式:引脚施加正的ESD电压.其余所有1/ 0引脚一 起接地,VDD和VSS引脚悬空； 图7 ）引脚对引脚反向模式:引脚施加员的ESD电压.其余所有1/ 0引脚一 起接地■ VDD和VSS引脚悬空。 ）电源对地正向模式:电源施加正的ESD电压，VSS接地.对VSS放电, 其余脚悬空。 word word word word pjOM 翳0/1、狒專燃刃用郭用MS!任I晦準軍專义凿°圣#?推囲菖率也也晋翌鱼身早 咽垦蜜書翡鱼愿壬?系’剽海姦￥无尊号名勢’闻丁目働王斗asa宗 as3A 冀睿側朝 宙53 aaAKraj§{ ss/v引用asa阳旬彼鄧审：箏驾回召辄液障（8 K1========= K1 ========= 对于芯片的ESD我们可以通过搭建外部的保护电踣对比较容易受伤害的 Pin进行保护，但是很多时候这些算是颔外的设计在整体系统设计中是不被允 许，所以芯片内部的自我保护措施就变葡E常重要，而且也能更加有效地对芯 片中比较脆弱的Pini#行更好的保护，保障芯片的稳定长久工作。 P