quartus_4位二进制加减法计数器.pdf

贵州大学实验报告 学院： 专业： 班级 姓名 学号 实验组 实验时间 指导教师 成绩 实验项目 4 位二进制加减法计数器 名称 实 1. 了解二进制加减法计数器的设计，进一步了解，熟悉和掌握 quartusII 的使用方法 验 2. 学习 verilog HDL 的编程方法 目 3. 学会使用 vector wave 功能仿真 的 实 验 软件： Altera QuartusII9.0 集成开发环境 仪 器 计数器是数字系统中用得较多的基本逻辑器件，它不仅能记录输入时钟脉冲的个数，还可以实现分频、定 时等功能。 计数器的种类很多，按脉冲方式可以分为同步计数器和异步计数器，按进制可以分为二进制计数器和非二 进制计数器；按计数过程数字的增减，可分为加计数器减计数器和可逆计数器。 实验设计的是一个 4 位二进制加减法计数器， 该计数器可以通过一个控制信号决定计数器时加计数还是减 实 计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个 load 装载数据的信号输入，用于预置 验 数据，还有一个 C 的输出，用于计数器的级联。 原 4 位二进制加减法计数器功能表 理 R CLK Load Up down 状态 L x x X 置零 H x L X 置数 H ↑ H 0 减法 H ↑ H 1 加法 设计原理框图 从原理图中可见，需要有 1bit 装载位（ load ）、1bit 清零位（ clr ）、方向控制位 up_down 和 4bit 数据 选择位 DIN[3..0] 。装载位我们采用 SW0 ，清零位采用 SW1 ，方向控制位为 SW2 。 SW3-SW6 作为数据输入端， LED1-LED4 显示数据的输出， LED5 为溢出标志位。 编写一个带预置输入，清零输入，可加可减计数器的 verilog 代码或 VHDL 代码并仿真，编译下载验证 module counter4(load,clr,c,DOUT,clk,up_down,DIN);// 定义模块 input load;// 定义输入信号 input clk;// wire load;// 定义线网型 input clr;// wire clr;// input up_down;// wire up_down;// input [3:0]DIN;// 定义 4 位二进制输入信号 实 wire [3:0]DIN;// 定义 4 位二进制线网型信号 output c;// 定义输出信号 验 reg c;//定义