电子电路的分析与应用金华职院：单元4-分离集成器件电子琴分析与制作4授课讲义-4.7中规模时序逻辑器件分析与应用.docVIP

应用电子技术专业国家教学资源库 课程资源：电子电路的分析与应用 2010年10月 核心知识：授课讲义 讲稿： 课时1 计数器的分析与应用 目标：认识计数器逻辑功能，计数器芯片的选择、检测与应用。 目录 1. 二进制计数器的分析............................................了解 1.1 二进制异步计数器 1.2 二进制同步计数器 1.3 集成二进制计数器 2. 十进制计数器的分析............................................了解 2.1 十进制同步计数器 2.2 十进制异步计数器 2.3 集成十进制计数器 3. 计数器的应用....................................................会 0．引入 同学们：时序逻辑器件的种类很多，计数器是应用最广泛的时序逻辑器件之一。在电子表、频率计等产品中都会用到计数器。 计数器——用以统计输入脉冲CP个数的电路。 计数器的分类： 按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。 按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。 按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。 1．二进制计数器的分析 1.1 二进制异步计数器 1.二进制异步加法计数器 图1-1所示为由4个下降沿触发的JK触发器组成的4位异步二进制加法计数器的逻辑图。图中JK触发器都接成T’触发器（即J=K=1）。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。 由于该电路的连线简单且规律性强，无须用前面介绍的分析步骤进行分析，只需作简单的观察与分析就可画出时序波形图或状态图，这种分析方法称为“观察法”。 用“观察法”作出该电路的时序波形图如图1-2所示，状态图如1-所示。由状态图可见，从初态0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（4位）。又因为该计数器有0000～1111共16个状态，所以也称16进制（1位）加法计数器或模16（M=16）加法计数器。 图1-1 由JK触发器组成的4位异步二进制加法计数器的逻辑图 图1-2 图1-1所示电路的时序图 图1-3 图1-1所示电路的状态图 另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，也就是说，Q0、Ql、Q2、Q3分别对CP波形进行了二分频、四分频、八分频、十六分频，因而计数器也可作为分频器。 异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模2n计数器，或2n分频器。 2.二进制异步减法计数器 将图1-1所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的端就可构成二进制异步减法计数器，其工作原理请自行分析。 图1-4所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器逻辑图。 图1-4 D触发器组成的4位异步二进制减法计数器的逻辑图 从图1-1和图1-4可见，用JK触发器和D触发器都可以很方便地组成二进制异步计数器。方法是先将触发器都接成T’触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。 图1-5 图1-4电路的时序图 图1-6 图1-4电路的状态图 在二进制异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以异步计数器的工作速度较低。为了提高计数速度，可采用同步计数器。 1.2 二进制同步计数器 1. 二进制同步加法计数器 1-7所示为由4个JK触发器组成的4位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路。 各触发器的驱动方程分别为： J0=K0=1， J1=K1=Q0， J2=K2=Q0Q1， J3=K3=Q0Q1Q2 图1-7 4位同步二进制加法计数器的逻辑图 由于该电路的驱动方程规律性较强，也只需用“观察法”就可画出