第9章数字系统设计verilog hdl(第6版)王金明.pdfVIP

第9章 Verilog设计进阶 9.1 加法器设计 （1）级连加法器 8位级连加法器 module add_jl (sum,cout,a,b,cin); input [7:0] a,b; input cin; output [7:0] sum; output cout; full_add1 f0(a [0],b [0],cin,sum [0],cin1); full_add1 f1(a [1],b [1],cin1,sum [1],cin2); full_add1 f2 (a [2],b [2],cin2,sum [2],cin3); full_add1 f3(a [3],b [3],cin3,sum [3],cin4); full_add1 f4(a [4],b [4],cin4,sum [4],cin5); full_add1 f5(a [5],b [5],cin5,sum [5],cin6); full_add1 f6(a [6],b [6],cin6,sum [6],cin7); full_add1 f7(a [7],b [7],cin7,sum [7],cout); endmodule （2 ）数据流描述的加法器 module add_bx