电子技术基础(数字部分 第五版 康华光)华中科大课件第二章第3节（可编辑）.docVIP

2.3 硬件描述语言Verilog HDL基础 硬件描述语言HDLHardware Description Languag 类似于高级程序设计语言.它是一种以文本形式来描述数字系 统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑 表达式,复杂数字逻辑系统所的逻辑功能。HDL是高层次自 动化设计的起点和基础.计算机对HDL的处理: 逻辑仿真 是指用计算机仿真软件对数字逻辑电路的结构和行为 进行预测.仿真器对HDL描述进行解释,以文本形式或时序波形 图形式给出电路的输出。在仿真期间如发现设计中存在错误,就 再要对HDL描述进行及时的修改。 逻辑综合 是指从HDL描述的数字逻辑电路模型中导出电路基 本元件列表以及元件之间的连接关系(常称为门级网表)的过 程。逻辑综合的结果产生门级元件及其连接关系的数据库,根 据这个数据库可以制作出集成电路或印刷电路板PCB。概述 1.HDL的产生 #起源于美国国防部提出的超高速集成电路研究计划,目的是为了 把电子电路的设计意义以文字或文件的方式保存下来,以便其他 人能轻易地了解电路的设计意义 。 #随着集成电路的亚微米和深亚微米制造、设计技术的飞速发展, 集成电路已进入片上系统SOC(System on a chip)时代。SOC通常 是由硬件电路和运行其上的系统软件构成。硬件电路一般使用HDL 进行描述 FPGA开发流程与软件 (1)设计定义 (2)HDL Code 逻辑仿真器 (3)功能仿真 逻辑综合器 (4)逻辑综合 逻辑仿真器 (5)前仿真 FPGA厂家工具 (6)布局布线 ?FPGA厂家工具: 逻辑仿真器 (7)后仿真 (8)静态时序 Altera的+PlusII、QuartusII, 分析 Xilinx的Foundation、ISE4.1等 (9)在系统测试2 .几种硬件描述语言 ABEL Advanced Bolean Equation Language VHDL V--Very High Speed Integrated Circuit Verilog HDL (简称Verilog) VHDL 和Verilog的功能较强属于行为描述语言。两种HDL 均为IEEE标准。特别是Verilog由于其句法根源出自C语言, 它相对VHDL好用 好学3.常用VHDL与Verilog两种语言的比较 能力(capability) VHDL 结构建模 抽象能力强 系统级-算法级-RTL级-逻辑级-门级 Verilog 结构建模 具体物理建模能力强 算法级-RTL级-逻辑级-门级-版图级数据类型(data type) VHDL 是一种数据类型性极强的语言。支持用户定义的数 据类型。严格规定只有类型、字位相同的数据才能 进行转递和作用。能利用数据类型检查编程的错误。 可以使用抽象(比如枚举)类型为系统建模。 Verilog 数据类型简单。只能由语言本身定义,不能由用 户定义。适于硬件结构的建模,不适于抽象的硬 件行为建模。易学性(easiest to learn) VHDL 是一种数据类型很强的语言,欠直观。加之同一种电路有多种建 模方法,通常需要一定的时间和经验,才能高效的完成设计。 Verilog 由于Verilog为直接仿真语言,数据类型较简单,语法很直观,故 Verilog更易理解和好学。 为对数字电路进行描述,Verilog语言规定了一套完整的语法结构。 1.间隔符: Verilog 的间隔符主要起分隔文本的作用,可以 使文本错落有致,便于阅读与修改。 间隔符包括空格符(\b)、TAB 键(\t)、换行符(\n)及 换页符。 2.注释符:注释只是为了改善程序的可读性,在编译时不起作用。 多行注释符用于写多行注释: /* --- */; 单行注释符 :以//开始到行尾结束为注释文字。3.标识符和关键词 标识符:给对象(如模块名、电路的输入与输出端口、 变量等)取名所用的字符串。以英文字母或下划线开始 如,clk、counter8、_net、bus_A 。 关键词:用Verilog语言本身规定的特殊字符串定义语言 的结构。例如,module、endmodule、input、output、 wire、reg、and等都是关键词。关键词都是小写,关键 词不能作为标识符使用 。 4.逻辑值集合 为了表示数字逻辑电路的逻辑状态,Verilog语言规定了 4种基本的逻辑值。 0 逻辑0、逻辑假 1 逻辑1、逻辑真x或X 不确定的值(未知状态)z或Z 高阻态5.常量及其表示 十进制数的形式的表示方法:表示有符号常量 整数型 例如:30、-2 带基数的形式的表示方法: 表示常量 格式为:+/-位宽’基数符号数值 常量 例如:3’b101、5’o37