2014年夏季数字逻辑与xilinx嵌入式baowenbo1.pptxVIP

数字电路与VerilogHDL－－时钟同步的状态机4.1.1状态机的基本结构及类型 有限状态机的标准模型如图4.1.1所示，由三部分组成：一是下一状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。4.1.1状态机的基本结构及类型 一般情况下，状态触发器的数量是有限的，其状态数也是有限的，故称为有限状态机（Finite State Machine，简称为FSM）。状态机中所有触发器的时钟输入端被连接到一个公共时钟脉冲源上，其状态的转换是在同一时钟源的同一脉冲边沿同步进行的，所以它也被称作时钟同步状态机。 一般来说，状态机的基本操作主要有以下两种：1.状态机的内部状态转换。2.产生输出信号序列。 根据电路的输出信号是否与电路的输入有关，可以将状态机分为两种类型：一类是米利型（Mealy）状态机，电路的输出信号不仅与电路当前的状态有关，还与电路的输入有关；另一类是穆尔型（Moore）状态机，电路输出仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变量。Z = F1 [Qn] Moore型： 从输出信号特点分类：Z = F1 [ X , Qn] Mealy型： Moore and Mealy FSM structuresFinite State Machinefrom: Actel HDL CodingStyle Guide4.1.2状态机的状态图表示法 图4.1.2是米利型状态图的一个例子。在状态图中，每个状态用一个圆圈表示，圆圈内有指示状态的符号。用带箭头的方向线指示状态转换的方向，当方向线的起点和终点都在同一个圆圈上时，则表示状态不变。一般来说，状态机中的状态转移有两种方式：无条件转移和有条件转移。在图4.1.2中，从状态A转移到状态B为无条件转移，其它状态之间的转移都是有条件要求的。4.1.2状态机的状态图表示法 需要强调指出，米利型状态图中，输出值的表示方法容易引起读者的误解。当状态机处于所在的状态，并且在所示的输入的作用下，就会产生输出值，并非在状态机转移到下一状态时才出现输出。由于穆尔型电路的输出只依赖于状态机的当前状态，其状态图的表示方法略有不同，通常将输出变量写在表示状态的圆圈内部，图4.1.3是穆尔型状态图表示的例子。4.1.3状态机的设计步骤一般来说，状态机的设计步骤如下所示：1.依据具体的设计原则，确定采用穆尔型状态机还是米利型状态机。2.分析设计要求，列出状态机的所有状态，并对每一个状态进行状态编码。3.根据状态转移关系和输出函数，画出状态图。4.根据所画的状态图，采用硬件描述语言对状态机进行描述。第3步是最困难也是最有创造性的一步。状态图直观地反映了状态机各个状态之间的转换关系以及转换条件，但要求设计的状态个数不能太多。状态个数较多，采用状态表的方法列出状态机的转移条件。输出信号较多，可采用输出逻辑真值表进行表示。4.2 基于Verilog HDL的状态机描述方法// Three-Always Block Mealy State Machinemodule mealy (data_in, data_out, reset, clock);output data_out;input [1:0] data_in;input reset, clock;reg data_out;reg [2:0] pres_state, next_state;parameter st0=3d0, st1=3d1, st2=3d2, st3=3d3, st4=3d4;// FSM registeralways @ (posedge clock or negedge reset)begin: statereg if(!reset) // asynchronous reset pres_state = st0; elsepres_state = next_state;end // statereg// FSM combinational blockalways @(pres_state or data_in)begin: fsmcase (pres_state)st0: case(data_in)2b00: next_state=st0;2b01: next_state=st4;2b10: next_state=st1;2b11: next_state=st2;endcasest1: case(data_in)2b00: next_state=st0;2b10: next_state=st2;default: next_state=st1;endcasest2: case(data_in)2b0x: next_state=st1;2b1x: