使用Allegro_PCB_SI应对DDR3的挑战.pptxVIP

;议题;DDR3的简介;;DDR3和DDR/DDR2的不同;预取(Pre-fetch)架构;接口和电压;ODT和动态ODT;DDR3的动态ODT;差分信号化;Fly-by拓扑;写入校准(Write Leveling);议题;DDR3设计的主要挑战;;DDR3设计的主要挑战 - 时序预算;时序预算 - 数据建立/保持时间;时序预算 - 数据建立/保持时间;时序预算 - 数据选通之于时钟;时序预算 - 变化沿斜率和建立与保持时间的减额;DDR3设计的主要挑战 - 信号质量;信号质量 - 阈值;信号质量 - 过冲/下冲;信号质量 - tVAC;信号质量 - 眼图张开;信号质量 - 斜率影响时序;DDR3设计的主要挑战 - 元器件的选择;DDR3设计的主要挑战 - 设计规则;议题;Cadence PCB SI设计流程;传统设计流程;高速PCB设计流程;布线前规则规划;关键器件预布局;前仿真分析(Solution Space Analysis);规则驱动布局;规则驱动布线;布线后DRC检查;后仿真验证;议题;前仿真和规则设置;示例电路板;仿真模型和其他要求的准备;布线前规则规划;布线前规则规划的实例：数据信号;布线前规则规划的实例：数据信号;布线前规则规划的实例：数据信号;ODT的影响;布线层的影响;过孔的影响;差分对相位误差的影响;差分对未耦合长度的影响;关键器件预布局;对设计的配置;对设计的配置;执行前仿真分析;I前仿真分析的一个实例 – 地址/控制信号;临时布线和提取拓扑;添加激励和执行仿真;传输线阻抗的影响;Stub长度的影响;? 串扰有邻近的信号线产生。 ? 扫描平行间距和长度等参数。 在拓扑约束规则中设置 Max Parallel和Max Xtalk。;设置约束规则;议题;规则驱动设计;议题;后仿真验证;布线后的DRC检查;后仿真验证;实例 – DDR3地址总线分析;设置和审核;启动Bus Setup;启动Bus Setup;修改缓冲器模型;添加激励Add stimulus;总线仿真;查看波形;查看测量结果;议题;Allegro PCB SI 16.5版本的新功能;Allegro PCB PDN Analysis;IOCell Editor in Model Editor;SI Application Mode;SI Audit and Design Setup Commands;通道分析(Channel Analysis)中AMI参数的获取;Enhancements in Source Synchronous Bus Analysis;