IC有源元件与工艺流程.pptx

第五章 IC有源元件与工艺流程5.1 概述5.2双极性硅工艺5.3 HBT工艺5.4 MESFET和HEMT工艺5.5 MOS工艺和相关的VLSI工艺5.6 PMOS工艺5.7 NMOS工艺5.8 CMOS工艺5.9 BiCMOS工艺第五章 IC有源元件与工艺流程 5.1 概述表 5.1IC特别是逻辑IC的类型包括：以双极型硅为基础的ECL技术，PMOS技术，NMOS技术，CMOS技术，双极型硅或锗异质结晶体管加CMOS的BiCMOS技术和GaAs技术。目前，占统治地位的是CMOS技术。单纯采用双极型硅的ECL技术仅在一定场合得到应用，但以硅/锗异质结晶体管（HBT）为元件的ECL电路和BiCMOS电路则异军突起，在高频、高速和大规模集成方面都展现出优势。各种工艺的两个重要特性是速度和功耗。人们追求的目标是高速和低功耗。速度是用门延迟来表示，门延迟越小表示速度越高。所以工艺开发和电路设计的目标，即高速低功耗就变成向左下角靠近（图5.1）。GaAs潜在速度最高，而CMOS功耗最小。图5.1 几种IC工艺速度功耗区位图5.2 双极性硅工艺 双极性硅工艺优点：高速度、高跨导、低噪声、阈值容易控制。双极性硅的应用：低噪声高灵敏度放大器、微分电路、复接器、振荡器等。典型的双极性硅工艺：NPN三极管图5.2 典型的剖面图典型的双极集成电路工艺衬底制备→ 一次氧化→隐埋层光刻→隐埋层扩散→外延淀积→热氧化→隔离光刻—隔离扩散→再氧化→基区光刻→基区扩散→再分布及氧化→发射区光刻→（背面掺金）→发射区扩散→再分布及氧化→接触孔光刻→铝淀积→反刻铝→铝合金→淀积钝化层→压焊块光刻→中测图5.2（a）绘制了典型的双极型硅晶体管的剖面图。这样的晶体管用5张掩膜就可以加工：1、衬底选择 选用P型衬底，为提高隔离结的击穿电压同时也不使外延层在后续工艺中下推太多，?sub选为10?.cm，晶向为（111）。2、一次光刻与N+ 隐埋层扩散 杂质选择原则：杂质固溶度大，以使集电极串联电阻降低；高温时在硅中的扩散系数要小，以减小外延时埋层杂质上推到外延层的距离；与硅衬底的晶格匹配好，以减小应力。最理想的隐埋层杂质为As。N+ 隐埋层扩散 3、外延层淀积 设计参数包括外延层厚度Tepi 和?epi 。为了使Cjs、CjC 小，击穿电压BVCBO高，以及在以后的热处理过程中外延层下推的距离小，?epi 应选得高一些；为了使集电极串联电阻rCS小及饱和电压VCES 小，又希望?epi 低一些。这两者是矛盾的，需加以折衷。 对于TTL电路来说，电源电压VCC=5V，所以对BVCBO的要求不高，但对rCS、VCES的要求高，所以可选?epi ?0.2?.cm，相应的厚度也较小，Tepi= 3~7?m； 对于模拟电路而言，主要考虑工作电压，工作电压越高，?epi 也应选得越高，相应Tepi也较大，一般模拟电路的外延层电阻率?epi =0.5~5?.cm，，厚度Tepi为7~17?m。外延层淀积4.第二次光刻与P+ 隔离扩散 在硅衬底上形成孤立的外延层岛，实现各元件间的电绝缘。第二次光刻与P+ 隔离扩散PN结隔离和二氧化硅隔离的比较；隔离方法隔离电容（um2）隔离击穿电压（v)隔离漏电流（uA)其它特点PN结隔离3×10-4uF60~80几muA便于大量生产，不耐辐射二氧化硅隔离3×10-5uF200几uuA隔离工艺复杂，耐辐射，抗干扰性强5.第三次光刻与P型基区扩散 （此次光刻决定NPN管的基区以及基区扩散电阻的图形）。第三次光刻与P型基区扩散6.第四次光刻与N+ 发射区扩散 包括集电极接触孔光刻与N+ 扩散，以减小欧姆接触电阻。第四次光刻与N+ 发射区扩散7、第五次光刻—引线接触孔光刻 引线接触孔光刻 典型双极型硅晶体管的缺点：1.由于b-e结与基极接触孔之间的Ｐ型区域形成较大的基区体电阻。2.集电极接触孔下Ｎ区域导致较大的集电极串联电阻。3.因PN结隔离因而形成较大的集电极寄生电容。5.2 双极性硅工艺（续）先进的双极性硅工艺：NPN三极管图5.2高性能晶体管的特点：1.Ｐ+型多晶硅层用于基极的接触和连接。2.Ｎ+型多晶硅层用于发射极的接触。3.由于使用了多晶硅层，形成基极和发射极区域时采用了自对准工艺。4.基极的P+低欧姆区域的形成减少了体电阻。5.重掺杂掩埋层用作集电极低欧姆连接，在此之上，一层薄外延层连接于内部集电极，这样可允许大电流通过。6.在掩埋层和集电极金属之间形成N+掺杂区域，从而减小集电极串联电阻。7.氧化区取代PN结形成器件的隔离，寄生电容大大减小。8.器件隔离区域下形成Ｐ型扩散区，防止了寄生MOS效应。双极型晶体管的最高速度取决于通过基区到集电极耗尽层的少数载流子的传输速度、主要器件电容例如基区扩散电容和基区－集电极耗尽层电容以及