第3章ASIC设计流程.pptxVIP

第3章 ASIC设计开发流程;; 集成电路设计与制造的主要流程框架;下面我们来介绍ASIC设计的基本流程。 设计过程可分五个阶段： 第一阶段：项目策划 第二阶段：总体设计 第三阶段：详细设计和可测性设计 第四阶段：时序验证与版图设计 第五阶段：加工与完备;第一阶段：项目策划 任务：形成项目任务书 (项目进度，周期管理等)。流程：市场需求--调研--可行性研究--论证--决策--任务书。 第二阶段：总体设计 任务：确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标，论证??种可行方案，选择最佳方式，加工厂家，工艺水准。 流程：需求分析--系统方案--系统设计--系统仿真。 输出：系统规范化说明(System Specification)：包括系统功能,性能,物理尺寸,设计模式,制造工艺,设计周期,设计费用等等.;第三阶段： 详细设计和可测性设计 任务：分功能确定各个模块算法的实现结构，确定设计所需的资源按芯片的要求，速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本，效益要求选择加工厂家，实现方式，（全定制，半定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的BIST。; 流程：逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级，RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真。 输出： 功能设计(Function Design)：将系统功能的实现方案设计出来.通常是给出系统的时序图及各子模块之间的数据流图。 ???逻辑设计(Logic Design)：这一步是将系统功能结构化.通常以文本(Verilog HDL 或VHDL),原理图,逻辑图表示设计结果,有时也采用布尔表达式来表示设计结果。 电路设计(Circuit Design)：电路设计是将逻辑设计表达式转换成电路实现。 ; 第四阶段：时序验证与版图设计 任务：静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延迟传播，找出违背时序约束的错误(主要是SetupTime 和 HoldTime),与激励无关。在深亚微米工艺中，因为电路连线延迟大于单元延迟，通常预布局布线反复较多，要多次调整布局方案，对布局布线有指导意义。 流程：预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成。; 输出： 物理设计(Physical Design or Layout Design)：物理设计或称版图设计是VLSI设计中最费时的一步.它要将电路设计中的每一个元器件包括晶体管,电阻,电容,电感等以及它们之间的连线转换成集成电路制造所需要的版图信息. 设计验证(Design Verification)：在版图设计完成以后,非常重要的一步工作是版图验证.主要包括:设计规则检查(DRC),版图的电路提取(NE),电学规检查(ERC)和寄生参数提取(PE)。;第五阶段：加工与完备 任务：联系生产加工，准备芯片的样片测试和应用准备。 流程：工艺设计与生产--芯片测试--芯片应用。 输出：用户使用说明书。 上面我们描述了集成电路设计的五个阶段，每一阶段有不同的任务，有具体的工作流程，也产生对应的输出结果。 实际工作中，主要的设计具体任务内容可以用下面的流程图来说明。;集成电路的设计过程： 设计创意 + 仿真验证;;;;;设计流程过程中， 使用语言：VHDL/verilog HDL 各阶段典型软件介绍： 输入工具： Summit Summit 公司 仿真工具： VCS, VSS Synopsys 公司 综合器：DesignCompile, BC Compile Synopsys 公司 布局布线工具: Dracula, Diva Cadence 公司 静态时序分析: Prime Time Synopsys 公司 测试： DFT Compile Synopsys 公司 ; 在实际工作中，不同的设计团队可能拥有不同的ASIC设计开发流程，但是这些不同的开发流程只是在对设计流程的各个阶段命名时有一些细微的差别。总的来说，ASIC设计的必要步骤是缺一不可的。一个ASIC芯片的设计必须要有一个团结合作的团队才能够完成。 首先，我们来看看ASIC项目的主要步骤。 然