EDA-数字秒表设计.pdf

电 子 设 计 自 动 化 大 作 业 题 目 数字秒表设计 学 院 控制科学与工程学院 班 级 自动化 0803 姓 名 学 号 二 OO一一年五月十二日 题 目：数字秒表的设计 一、设计要求： (1) 数字秒表的计时精度是 10ms; (2) 复位开关可以在任何情况下使用，计时在计时过程中，只要按 一下复位开关，计时器就清零，并做好下次计时的准备； （3）具有启 / 停开关，即按一下启 / 停开关，启动计时器开始计时， 再按一下启 / 停开关则停止计时。 (4) 数字秒表的计时范围是 0 秒~59 分秒，显示的最长时间为 59 分 59 秒 二、总体设计： 1、总体结构图 输 Sel 模块选 通过 3-8 译码 入 时 控 制 选 择 模 输入到 CHOICE中 钟 通过数据的 2 、各模块功能 编码控制数 1) SEL模块：将扫描信号输给选择 (CHOICE)模块 2 ）选择模块：按扫描信号的指定选择输出 3 ）3-8 译码模块：通过 SEL给的信号来控制 8 位数码管位的亮灭 4 ）计时模块：分别对毫秒，秒，分计时 5) 显示模块：通过 CHOICE模块的输出信号来控制 三、单元模块设计 1、模块名 : sel 模块设计 （1）模块功能 : CLK 为扫描时钟脉冲， SELOUT端不停的发出扫描到的 信号 （2 ）端口定义 : CLK 为信号输入端 SELOUT[2..0] 为选择到的信号输出 （3 ）VHDL源程序 library ieee; use sel is port(clk: in std_logic; selout: out std_logic_vector(2 downto 0)); end sel; architecture one of sel is signal count: std_logic_vector(2 downto 0); begin process(clk) begin if clkevent and clk=1 then if (count=101) then count=000; else count=count+1; end if; end if; end process; selout=count; end one; （4 ）仿真结果 说明：来一个上升沿， SELOUT的值增 1，可以证明模块是正确的。 2 、模块名 : 选择模块设计 （1）模块功能 : 按扫描信号的指定选择输出 （2 ）端口定义 : a,b,c 为控制信号； data1[3..0], data2[3..0], data3[3..0], data4[3..0], data5[3..0], da