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四路并行乘加器
本科毕业设计
汇报人:付润定
指导教师:张盛兵
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
课题来源
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
1
乘累加单元(Multiplier-Accumulator,简称MAC)是数字信号处理器的关键部件。在数字信号处理算法中乘加运算随处可见,如FIR滤波、IIR滤波、快速傅里叶变换、离散余弦变换等。一些高端的MCU中也内嵌MAC单元,以增强运算能力。乘累加往往处于关键延时路径中,它对系统的运算速度有很大影响,因此,对于乘加器的设计来说,需要重点关注它的速度。另一方面,随着便携式可移动数字产品市场和芯片集成度的不断增加,要求系统在保持高速的同时,具有较低的功耗,这样才能保证设备长时间可靠地工作。因此,高速低功耗的乘累加单元是DSP系统设计中的关键,其设计优劣直接影响DSP整体性能。
存在问题
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
部分积产生
部分积压缩
压缩后的部分积相加
与累加数相加
并行乘法结构
累加
2
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
部分积产生
部分积压缩
压缩后的部分积相加
累加数
3
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
4
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计
存在问题
Q格式小数
舍入
小数乘法与整数乘法的区别
5
以Q15(实际上应该记作1Q15)小数为例,数据宽度为16位,第一位为整数位,剩下15位为小数位。其表示范围为[-1,1),进行Q15*Q15运算时,得到的应该是2Q30小数,需要进行左移一位才能得到正确结果。
当进行“-1*-1”运算时,正确结果应该为+1,显然超出了Q31小数能够表示的范围,所以计算中间结果采用2Q30格式小数,最终结果需要进行溢出判断,对超出表示范围的情形进行饱和处理。
根据精度要求对结果进行舍入。对于乘加操作,存在两种舍入方式:(1)将乘法结果舍入之后,再进行与16位累加数的相加;(2)将16位累加数扩展成为32位小数格式之后,再进行32位小数的相加。
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
6
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
MUL单元
7
支持单个16*16位乘法、单个16*32位乘法、单个32*32位乘法和两个16*16位乘累加运算。
为了支持多种格式小数和整数运算,需要将乘法结果移位或者扩展。
乘法结果需要将经过压缩的部分积相加,但是由于后续步骤还需要将乘法结果与累加数相加,所以暂时不必使用加法器得到乘法结果,输出两个经过压缩的部分积,参与下一步的运算。
CSAX单元
为了支持乘法累加型指令,需要将四组MUL输出结果进行进一步的压缩,压缩结果送入第一组ACC中,与上一周期累加数相加。
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
ACC单元
8
课题来源
乘加器原理
关键技术细节
乘加运算问题
整体设计思路
存在问题
Verilog建模过程中,多使用行为描述建模。与门级结构描述的方法相比,行为描述建模的方式简化了设计思路,使得设计者不需要考虑底层硬件究竟是如何工作的,但是会这样做的缺点是优化不足。
在部分积压缩阵列建模过程中,长串的部分积压缩使用循环生成语句,这种做法简化了编程,但是造成硬件资源的浪费
9
谢谢观看
汇报人:付润定
西工大软件与微电子学院
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