【设计】DDR硬件设计要点.docxVIP

DDR 硬件设计要点1、 电源 DDR 得电源可以分为三类 :a 主电源 VDD 与 VDDQ,VDDQ=VDD,VDDQ就是给 IO主电源得要求就是buffer供电得电源 ,VDD 就是给但就是一般得使用中都就是把 VDDQ 与 VDD 合成一个电源使用；有得芯片仍有 DDR 硬件设计要点 1、 电源 DDR 得电源可以分为三类 : a 主电源 VDD 与 VDDQ, VDDQ=VDD,VDDQ 就是给 IO 主电源得要求就是 buffer 供电得电源 ,VDD 就是给但就是一般得使用中都就是把 VDDQ 与 VDD 合 成一个电源使用； 有得芯片仍有 VDDL, 就是给 DLL 供电得 ,也与 VDD 使用同一电源即可；电源设 计时,需要考虑电压 ,电流就是否满意要求 ,电源得上电次序与电源得上电时间 ,单 5% 以内；电流需要依据使用得不同芯片 ,及芯 调性等；电源电压得要求一般在± 片个数等进行运算；由于 DDR 得电流一般都比较大 ,所以 PCB 设计时 ,假如有一 个完整得电源平面铺到管脚上 ,就是最抱负得状态 ,并且在电源入口加大电容储能 , 每个管脚上加一个 100nF~10nF 得小电容滤波； b 参考电源 Vref, 参考电源 Vref 要求跟随 VDDQ, 并且 Vref=VDDQ/2, 所以可以 使用电源芯片供应 ,也可以采纳电阻分压得方式得到；由于 Vref 一般电流较小 , 在几个 mA~ 几十 mA 得数量级 ,所以用电阻分压得方式 ,即节省成本 ,又能在布局 上比较敏捷 ,放置得离 Vref 管脚比较近 ,紧密得跟随 VDDQ 电压,所以建议使用此 100~10K 均可,需要使用 1% 精度得电阻； 种方式；需要留意分压用得电阻在 Vref 参考电压得每个管脚上需要加 10nF 得点容滤波 ,并且每个分压电阻上也并 联一个电容较好； C、用于匹配得电压VTT(Tracking Termination Voltage)VTT 为匹配电阻上拉到得电源,VTT=VDDQ/2；DDR 得设计中 ,依据拓扑结构得不同,有得设计使用不到VTT,如 C、用于匹配得电压 VTT(Tracking Termination Voltage) VTT 为匹配电阻上拉到得电源 ,VTT=VDDQ/2 ；DDR 得设计中 ,依据拓扑结构得 不同,有得设计使用不到 VTT,如掌握器带得 DDR 器件比较少得情形下；假如使 用 VTT,就 VTT 得电流要求就是比较大得 ,所以需要走线使用铜皮铺过去；并且 VTT 要求电源即可以吸电流 ,又可以灌电流才可以；一般情形下可以使用特地为 DDR 设计得产生 VTT 得电源芯片来满意要求； 而且,每个拉到 VTT 得电阻旁一般放一个 10Nf~100nF 得电容 ,整个 VTT 电路上 需要有 uF 级大电容进行储能； 在华为得设计中 ,在使用 DDR 颗粒得情形下 ,已经基本全部不使用VTT 电源,全部采纳电阻上下拉得戴维南匹配 ,只有在使用内存条得情形 在华为得设计中 ,在使用 DDR 颗粒得情形下 ,已经基本全部不使用 VTT 电源,全部 采纳电阻上下拉得戴维南匹配 ,只有在使用内存条得情形下才使用 VTT 电源； 一般情形下 ,DDR 得数据线都就是一驱一得拓扑结构 ,且 DDR2 与 DDR3 内部都 有 ODT 做匹配 ,所以不需要拉到 VTT 做匹配即可得到较好得信号质量； DDR2 ,会有一驱多 ,并且内部没有 ODT, 得地址与掌握信号线假如就是多负载得情形下 其拓扑结构为走 T 型得结构 ,所以常常需要使用 VTT 进行信号质量得匹配掌握； DDR3 可以采纳 Fly-by 方式走线 : 一个 DDR3 设计案例 ,来分析对比采纳高阻抗负载走线与采纳主线与负载走线同 阻抗两种情形得差异； 如上图 ,Case1采纳得就是从内层掌握器到各个 SDRAM 均 为 50ohm得阻抗设计；Case2 就采纳了主线 40ohm, 负 载 线 60ohm得设计；对此通过仿真工具进行对比分析；从以上仿真波形可以瞧出 如上图 ,Case1 采纳得就是从内层掌握器到各个 SDRAM 均 为 50ohm 得阻抗设 计；Case2 就采纳了主线 40ohm, 负 载 线 60ohm 得设计；对此通过仿真工具进 行对比分析； 从以上仿真波形可以瞧出 ,使用较高阻抗负载走线得 Case2 在信号质量上明显优 于分支主线都采纳同一种阻抗得 Case1 设计；而且对靠近驱动端得负载影响最 大,远离驱动端得最末端得负载影响较小；这个正就是前面所分析到得 ,负载得分 布电容导致了负载线部分得阻抗降低 ,假如采纳主线与负载线同阻抗设计 ,反而导 ,用于平稳负载引入得