verilog语言编写8位全加器.pdf

8 位全加器 一、 实验目的 用 verilog 语言编写一个 8 位全加器，并在 modelsim 软件上进行仿真。 二、代码 1、源代码： module add8(sum,cout,in1,in2,cin); input [7:0] in1,in2; input cin; output [7:0] sum; output cout; assign {cout,sum}=in1+in2+cin; endmodule 2、激励： `timescale 1ns/100ps module add8_tb; reg[7:0] A,B; reg CIN; wire [7:0] SUM; wire COUT; add8 ul( .sum(SUM), .cout(COUT), .in1(A), .in2(B), .cin(CIN) ); initial begin A=8d0;B=8d0;CIN=1b0; #10 A=8d20;B=8d129;CIN=1b1; #10 A=8d27;B=8d19;CIN=1b0; #10 A=8d157;B=8d29;CIN=1b0; #10 A=8d37;B=8d68;CIN=1b0; #10 A=8d11;B=8d69;CIN=1b0; #10 A=8d54;B=8d67;CIN=1b1; #10 A=8d211;B=8d0;CIN=1b0; 精选文档 #10 A=8d87;B=8d43;CIN=1b1; #10 A=8d23;B=8d171;CIN=1b0; #10 A=8d12;B=8d12;CIN=1b1; #10 A=8d112;B=8d115;CIN=1b0; end endmodule 三、实验过程 1、上机过程 2、仿真波形 — 2 精选文档 3、波形说明 波形图中，从上至下依次为：输入加数 A、输入加数 B、输入进位 CIN、输 出进位 COUT、输出和 SUM。该程序实现的是 A+B+CIN=SUM+COUT。 0+0+0=0； 20+129+1=150； 27+19+0=46； 157+29+0=186； 37+68+0=105； 11+69+0=80； 54+67+1=122； 211+0+0=211； 87+43+1=131； 23+171+0=194； 12+12+1=25； 112+115+0=227； 四、实验过程中碰到的问题 1、对于 modelsim 软件太陌生， 在开始实验的时候， 经常做完了上一步就忘 了下一步是什么， 而且对老师反复强调的很多问题也在手忙脚乱间给忽略了， 比 如，实验一定要在计算机某一个盘里建立一个独立的文件夹， 每次都是实验进行 到这一步的时候才想起来还没有建这个文件夹，造成很多返工的情况。 2、开始的时候，由于 C 语言的习惯，程序的注解全部是用汉字写的，还有 在实验刚开始时， 将独立文件夹建在桌面上， 使得程序在运行过程中出现了大量 —