数字逻辑与处理器基础实验verilog作业.pdfVIP

作业要求 1. 采用Verilog 语言完成电路设计，基于测试平台（TestBench ） 的方法编写测试代码，通过观察 器的输出波形，验证 该模块的正确性。 2. 提交作业应该包括作业思路、电路代码、测试代码、关键 波形及分析。 3. 在4 月17 日24：00 之前提交作业到网络学堂。注意：作 业提交以网络学堂为准，不要直接发送作业到老师及助教 的邮箱；如果没有按时上交作业，请等待补交窗口开放。