原创力文档- 488
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- 2021-09-28 发布于未知
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实验三 3-8译码器仿真及实现
姓名： FILLIN 学号：
班级： 日期：
实验目的和要求
本次实验使用Verilog 硬件描述语言在DE1开发平台上设计一个基本组合逻辑电路3-8 译码器，并完成功能仿真和时序仿真。
实验环境
PC机，Pentium 4 2.0G以上，内存1G以上，硬盘500G以上，1024×768彩显，USB接口，网络接口，串口。
友晶DE1开发板和相关配件。
软件：Windows XP或者Windows 7操作系统，DE1配套光盘。
实验内容
编写3-8的Verilog程序。
构建仿真波形文件，实现Quart
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