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Altera 对应的时序概念 下面主要介绍 Altera 对应的这些时序概念和约束方法。 前面首先介绍的第一个时序概念是周期（ Period ），这个概念是 FPGA/ASIC 通用的一个概念，各方的定义相当统一，至多是描述方式不同罢了，所有的 FPGA 设计都首先要进行周期约束， 这样做的好处除了在综合与布局布线时给出规定目标外，还能让时序分析工具考察整个设计的 Fmax 等。 Altera 的周期定义如下图所示，公式描述如下： 图 5 Altera 的 Period 示意图 Clock Period = Clk-to-out + Data Delay + Setup Time - Clk Skew 即，Tclk= Tco+ B + Tsu-(E-C) Fmax =1/Tclk 对比一下前面的介绍，只要理解了 B 包含了两级寄存器之间的所有 logic 和 net 的延时就会发现与前面公式完全一致。 J Altera 的其他基本时序概念 Clock Setup Time (tsu) 要想正确采