公司招聘微电子后端面试题汇总.pdfVIP

（079） PRbuffer 在 PR里面的用途 ( 至少三种 ) ？ 难度：1 答案： 1). 修 hold 违例； 2 ）. 修 max_cap 违例； 3）. 修 SI 引起的 delay 以及 noise 违例； 4 ）. 修 antenna 违例； 5）. 修 max_fanout 违例； 6）. 修 max_length 违例； 7）. 修 max_transition 违例； 8）. 做 clock tree 080 logic （ ） Implement an AND, OR gate and inverter using 2 inputs mux? 分别各用一个 2 输入的 MUX，做一个与门，或门和反向器 难度：1 答案：（太简单，省略了） （081）APR 如何找到时序上和物理位置上最长的路径？ 注意：问题不是找最 critical path 补充：不考虑异步路径，同步里面要考虑 multicycle 路径 难度：4 方法有很多，捡一个较为简单的说 longest timing path ： 按照要求修改 SDC， 如果要求包含 multicycle path ，则去掉 SDC里面的 multicycle path 如果要求包含 async path ，则去掉 SDC里面的 false path 改 input ，output delay 为 0 改所有 clock period 为同一个数值 然后 report_timing longest physical path 比较麻烦，因为要考虑 detour route ，所以不能简单地算 2 个 flop 之间的直线距离 应该首先在现有的工具里面找现成的命令，如果没有的话，就要先把每条 timing path 里面 的所有 net 找出来，逐个找到每条 net 的长度，之和就是这条 path 的 physical length ， 然后，逐一循环 （082）STA 问个简单一点的 How to calculate maximum operating frequency? 如何计算出设计的最高频率？ 难度：1 去掉 SDC中多余的（过紧的）设定， report_timing 后得到 slack ，最大的延迟 = 时钟周期 - slack ，最高频率就是最大的延迟的倒数 其中 set_max_delay 报出的 slack 不能计算在内 （083）clock Design a divide-by-3 sequential circuit with 50% duty cycle? （用标准单元）画一个 50% duty cycle 的三分频电路 难度：1 （084）SDC Design 4-bit asynchronous counter? how to set timing constraint for it? 画一个 4 位异步计数器，如何加时序约束？ 难度：2 答案：每个异步 FF 的时钟端都要定义 clock 或者 generated_clock （085）STA 为什么 clock gating cell 里面用的是 latch ，如果换成 flop 的话，有什么不同 难度：2 用 latch 可以 borrow timing ，即便 enable 信号不满足 setup, 也可以成功采到实现 gating 功能。 如果用 Flop ，一旦因为干扰或者时序本身的问题，很可能导致第一拍采不到数，会使得 gating 的时序落后一拍，如果时序要求严格，会产生问题。 用 flop 有可能产生毛刺 （086）logic Why are most interrupts/reset active low? 为什么大多数的中断和 reset 是低电平有效？ 难度：2 （087）RTL What is the principal advantage of Gray Code over straight (conventional) bin