阶段性考核之一_组合逻辑电路设计实验.docxVIP

阶段性考核之一：【平时成绩10分】 组合逻辑部分设计型实验报告 实验题目 设一个实现两个位一 进制数相加的全加器电路 学生姓名 马欣跃 班 级 电信122 学 号 2012301020206 任课教师 邢晓敏 实验成绩 完成时间  实验题目 设一个实现两个一位二进制数相加的全加器电路 实验目的 本次实验要求学生用多种方案分别设一个实现两个一位二进制 数相加的全加器电路。其目的在于： .使学生深入理解分立元件构成的组合逻辑电路设计过程； .通过实验手段，使学生加深对典型集成中规模组合逻辑电路一一译 码器和数据选择器实现逻辑函数这一知识点的理解。 .时初步锻炼学生的动手实践能力。 1.用分立元件设计完成该功能电路。具体要求： (1)试用2输入与非门芯片实现该电路；【要求指明所需芯片型号、 功能和具体数量】 (2)试用最少个数的芯片实现该电路。【要求指明所需芯片型号、功 能和具体数量】 (3)以上两方泵只需用Multisim仿真软件仿真头现即可，无需到头 验室进行实物搭接。但在该实验报告中要求必须有完整的设计过 具体 实验 要求 程和仿真电路图。 .用3线-8线译码器7LS138设计完成该功能电路。【要求指明所需芯 片型号、功能和具体数量】 .用双4选1数据选择器74LS153设计完成该功能电路。【要求指明所 需芯片型号、功能和具体数量】 .以上1、2、3规定的实现方案要求都要用数码管