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基于FPGA序列检测器设计 ———————————————————————————————— 作者： ———————————————————————————————— 日期： 目 录 TOC \o 1-3 \h \z \u 1摘要 1 2设计步骤 1 划分状态 1 画出状态图 2 列出状态表 2 化简状态表 2 对状态进展编码并化简状态图 2 画出真值表 3 3用QuartusII进展软件仿真 3 初步仿真 3 修改问题 4 4心得体会 5 化简问题 5 4.波形输出问题 6 5参考文献 6 1摘要 序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。本次课程设计是设计检测110码的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA的软件仿真。最后通过QuartusII的波形输出对设计方案进展检测，经检测波形输出正确设计符合要求。 2设计步骤 划分状态 对于110码可以划分为S1，S2，S3,S4四种状态，分别是： S1：只有’0’ S2：检测到1个’1’ S3：检测到连续的俩个’1’ S4：检测到’110’ 画出状态图 如图-1所示〔A表示输入Z表示输出〕 现态〔Sn〕次态〔Sn+1〕 现态〔Sn〕 现态〔Sn〕 次态〔Sn+1〕 现态〔Sn〕 次态〔Sn+1〕 A=0 A=1 A=0 A=1 S1 S1/0 S2/0 S3 S4/1 S3/0 S2 S1/0 S3/0 S4 S1/0 S2/0 表-1 将状态的次态变化以及输入输出完全一样的现态进展合并入下表所示。 现态〔Sn〕次态 现态〔Sn〕 次态〔Sn+1〕 现态〔Sn〕 次态〔Sn+1〕 A=0 A=1 A=0 A=1 S1 S1/0 S2/0 S3 S4/1 S3/0 S2 S1/0 S3/0 表-2 对状态进展编码并化简状态图 化简后状态有三个，可以用二进制代码组合〔00，01，10，11〕综合多方面考虑，这里采用00，01，11，00循环码变化顺序可以使电路更简单，于是令S1=00，S2=01，S3=11，得状态图如下。 图-2 Q1〔n〕 Q0〔n 〕 A Q1〔n〕 Q0〔n 〕 A Q1(n+1) Q0(n+1) Z 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 1 0 0 0 1 1 1 1 1 1 0 表-3 表-3 经卡诺图化简得表达式如下： J1=Q0A K1=~A J0=A K0=~A Y=Q1~A〔重做〕 经检查可以自启动逻辑算正确。 3用QuartusII进展软件仿真 图-3 图-3 如图-3所示本系统是由两个JK触发器和假设干个与非门按照计算出的逻辑表达式连接而成的。这张图是从QuartusII中的电路文件中截取下的硬件电路仿真 另外JK触发器是用VerilogHDL程序编写的程序如下： module JK_FF(Q,Qnot,J,K,CP); output Q,Qnot; input J,K,CP; reg Q; assign Qnot=~Q; always @ (negedge CP) case ({J,K}) 2b00:Q=Q; 2b01:Q=1b0; 2b10:Q=1b1; 2b11:Q=~Q; endcase endmodule 图-4 图-4 这个波形仿真根本正确但还存在问题，就是输出脉冲宽度不一致，经检查发现是由于竞争冒险与输入信号与时钟不同步产生的影响。于是对电路和波形进展了如下调整。如图-5所示在第二个JK触发器的下端加了两个非门起到缓冲作用从而防止了竞争冒险的影响。 图-5 图-6 如图-6所示当输入信号与时钟同步时，输出脉冲宽度完全一致并且很好地到达了检测110码的作用，即一旦输入出现110码及产生高电平脉冲输出。 4心得体会 在本次课程设计中遇到了很多问题： 对于化简的结果必须检查是否可以自启动，这是因为逻辑化简过程中无关向项的参与造成的。 波形输出的脉冲宽度不一致，经检查发现是由于竞争冒险与输