实验二-异步清零和同步使能的4位计数器.docVIP

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2021-10-27 发布于湖南
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实验二-异步清零和同步使能的4位计数器实验二-异步清零和同步使能的4位计数器实验二-异步清零和同步使能的4位计数器西南科技大学实验报告 FPGA现代数字系统设计实验题目：含异步清零和同步使能的4位加法计数器专业班级：学生姓名：学生学号：实验时间：指导教师：实验二　　含异步清0和同步使能的4位加法计数器一、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。二、原理说明：图是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例是其VHDL描述。由图2-1所示， 4位锁存器； rst是异步清0信号，高电平有效； clk是锁存信号； D[3..0]是4位数据输入端。 ENA是使能信号，当ENA为1时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为0时将0000加载于锁存器。图2-1含计数使能、异步复位和计数值并行预置功能4位加法计数器三、实验内容： 1、在QuartusII上对例2-1进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。【例2-1】 module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT); tp)文件并加入工程、配置STP文件、编译并下载设计到FPGA、在Quartus II软件中显示被测信号的波形；在测试完毕后将该逻辑分析仪从项目中删除。