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两级运放设计范例 By hzhang 2018‐11‐15 要求 • 1. 输出摆幅1V  （Unit‐Gain buffer的输入信 号范围）; • 2. A0  80dB; • 3. PM  60°; • 4. CL = 2pF; • 5. 单位增益反馈闭环阶跃时间小于5ns  （误 差0.5mV,  step  1V） 指标理解 • 闭环阶跃时间小于5ns，误差为0.5mV，最 大step为1V 分配1 ns 给slew，4ns为指数逼近 SR = 1V/1n = 1x109 exp(‐4 ns/τ)0.0005/1 τ [‐4 ns / ln(0.0005)] = 4n/7.6 = 0.526 ns GBW  1.9 Grad/s = 302 MHz 根据摆幅选择结构 • 选择第2级为电流源负载共源级，输出摆幅 可以接近rail‐to‐rail； • 要求闭环阶跃响应达到1V，则需要输入共 模范围超过1V，因此第一级不能采用 cascode，考虑folded‐cascode 电路结构 • 输入step1V，选择第1级为folded‐cascode 结构； Folded结构，用此对 Bias 管来改善slew rate 手算依据‐‐NMOS • 用基本晶体管5u/0.18u 进行电压电流扫描， 观测直流工作点参数 NMOS 5u/0.18u 5u/0.18u 5u/0.18u 5u/0.18u VG 0.7 0.7 0.7 0.7 VD 0.25 0.5 0.75 1 VTH 558.1m 554.8m 551.5m 548.2m VOD 约 150mV ID 155.3u 178u 194.5u 207.8u CGS == == == 5.7f Gm 1.278m 1.455m 1.556m 1.63m gds 133.8u 75u 59u 52u 手算依据‐‐NMOS • 用基本晶体管15u/0.54u 进行电压电流扫描， 观测直流工作点参数 NMOS 15u/0.54u 15u/0.54u 15u/0.54u 15u/0.54u VG 0.7 0.7 0.7 0.7 VD 0.25 0.5 0.75 1 VTH 524.1m 524.1m 524.1m 524m VOD 约 ID 163.1u 171.9u 176.4u 179.6u 175mV CGS == == == 49f gm 1.324m 1.417m 1.456m 1.48m gds 64.3u 22.7u 14.9u 11.5u