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贵州大学实验报告
学院: 专业: 电子信息工程 班级:
姓名
学号
实验组
实验时间
指导教师
成绩
实验项目名称
控制器的设计
实验目的
掌握控制器的ASM图描述。
熟练理解控制器的VHDL或VerilogHDL文本文件的建立。
实验要求
根据本实验特点采用老师讲解,学生根据实验指导自行实验并检测结果是否正确。
实验原理
控制器是个典型状态机(同步时序电路),它含有状态转换和状态分支,又含有信号输入和对数据处理单元和系统外部的输出。用VHDL语言描述时,可采用PROCESS语句中的CASE语句表达状态转移和分支,而用PROC
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