基于VerilogHDL的信号发生器的设计.docxVIP

基于 Verilog HDL 的信号发生器的设计 一、 实验目的 应用Verilog进行编写四种波形发生的程序，并结合 DE2板与DVCC实验板上的D/A转 换器在示波器显示出波形。 初步了解Verilog的编程及DE2板的应用，加强对其的实际应用 操作能力。 二、 实验原理 实验程序分为三部分： 第一、 通过计数器实现内置信号分频，并通过外置开关调节频率来控制输出波形的频率。 第二、 设定ROM中的数值，将波形数据存储到 ROM中。 第三、设定波形选择开关。 总体设计方案及其原理说明： jDi jDi 图1-1系统总体设计方案 DDS是一种把数字信号通过数/模转换器转换成模拟信号的合成技术。 它由相位累加器、 相幅转换函数表、D/A转换器以及内部时序控制产生器等电路组成。 参考频率f_clk为整个合成器的工作频率，输入的频率字保存在频率寄存器中，经N位相位 累加器，累加一次，相位步进增加，经过内部ROM波形表得到相应的幅度值,经过D/A转换和低 通滤波器得到合成的波形。 p为频率字，即相位增量；参考频率为f _clk;相位累加器的长度 为N位，输出频率f _out为： f OTlt= f_out ――输出信号的频率； N 相位累加器的位数; 频率控制字（步长） f clk 基准时钟频率。 y 图1-2四种波形单周期的取样示意图 段地址 基地址 D7 D6 D5 D4 D3 D2