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低功耗模拟前端电路设计 低功耗模拟前端电路设计 超低功耗、高集成的模拟前端芯片MAX 5 8 6 5是针对便携式 通信设备？例如手机、PDA、WLAN以及3 G无线终端 ？而设 计的，芯片内部集成了双路8位接收ADC和双路1。位发送D A C ,可在4 0 M s p s转换速率下提供超低功耗与更高的动态 性能。芯片中的ADC模拟输入放大器为全差分结构，可以接受 1VP —P满量程信号；而DAC模拟输出则是全差分信号，在 1 . 4 V共模电压下的满量程输出范围为4 0 0 m V o利用兼容 于S P I TM和MI CROWI RETM的3线串行接口可对工 作模式进行控制， 并可进行电源管理， 同时可以选择关断、 空闲、 待机、发送、接收及收发模式。通过3线串口将器件配置为发送、 接收或收发模式，可使MAX 5 8 6 5工作在FDD或TDD系 统。在TDD模式下，接收与发送D AC可以共用数字总线，并 可将数字I/O的数目减少到一组1。位并行多路复用总线；而 在F DD模式下，MAX 5 8 6 5的数字I/O可以被配置为1 8位并行多路复用总线，以满足双8位ADC与双1。位DAC 的需要。 1 MAX 5 8 6 5的工作原理 图1所示为MAX 5 8 6 5内部结构原理框图，其中，AD C采用七级、全差分、流水线结构，可以在低功耗下进行高速转 换。每半个时钟周期对输入信号进行一次采样。包括输出锁存延 时在内，通道I的总延迟时间为5个时钟周期，而通道Q则为 5. 5个时钟周期，图2给出了ADC时钟、模拟输入以及相应 输出数据之间的时序关系。ADC的满量程模拟输入范围为VR EF,共模输入范围为VDD/2 ± 0 . 2V。 E F P与VR E F N之差。由于MAX 5 8 6 5中的AD C前端 带有宽带T/H放大器，因此，ADC能够跟踪并采样/保持高 频模拟输入？奈魁斯特频率？。使用时可以通过差分方式或单端 方式驱动两路A DC输入 ？I A+ ?QA+ ?I A—与QA— ?。为 了获得最佳性能，应该使I A+与1A —以及QA+与QA —间 的阻抗相匹配，并将共模电压设定为电源电压的一半 ？ V D D/ 2?。ADC数字逻辑输出D A 0?D A 7的逻辑电平由OVDD 决定，OVDD的取值范围为1. 8 V至VDD,输出编码为偏 移二进制码。数字输出D A 0?D A 7的容性负载必须尽可能低 ？ 1 5 p F ?,以避免大的数字电流反馈到MAX 5 8 6 5的模拟 部分而降低系统的动态性能。通过数字输出端的缓冲器可将其与 大的容性负载相隔离。而在数字输出端靠近MAX 5 8 6 5的地 方串联一个1 0 0 ◎电阻，则有助于改善A DC性能。 MAX 5 8 6 5的1。位DAC可以工作在高达4 0 MH z 的时钟速率下，两路D A C的数字输入D D 0?D D 9将复用1 。位总线。电压基准决定了数据转换器的满量程输出。DAC采 用电流阵列技术，用1mA ? 1 . 0 2 4 V基准下？满量程输出电 流驱动4 0 0 ◎内部电阻可得到土 4 0 0 mV的满量程差分输出 电压。而采用差分输出设计时，将模拟输出偏置在1 . 4 V共模 电压，则可驱动输入阻抗大于7 0 k◎的差分输入级，从而简化 R F正交上变频器与模拟前端电路的接口。R F上变频器需要 1 . 3 V至1. 5 V的共模偏压，内部直流共模偏压在保持每个 发送D A C整个动态范围的同时可以省去分立的电平偏移设置电 阻，而且不需要编码发生器产生电平偏移。图2 (b)给出了时 钟、输入数据与模拟输出之间的时序关系。一般情况下，I通道 数据？ I D ?在时钟信号的下降沿锁存，Q通道数据 ？Q D ?则在时 钟信号的上升沿锁存。I与Q通道的输出同时在时钟信号的下一 个上升沿被刷新。 3线串口可用来控制MAX 5 8 6 5的工作模式。上电时， 首先必须通过编程使MAX 5 8 6 5工作在所希望的模式下。利 用3线串口对器件编程可以使器件工作在关断、空闲、待机、R x、Tx或Xcv r模式下，同时可由一个8位数据寄存器来设 置工作模式，并可在所有六种模式下使串口均保持有效。在关断 模式下，MAX 5 8 6 5的模拟电路均被关断，ADC的数字输 出被置为三态模式， 从而最大限度地降低了功耗； 而空闲模式时， 只有基准与时钟分配电路上电，所有其它功能电路均被关断，A DC输出被强制为高阻态。而在待机状态下，只有ADC基准上 电，器件的其它功能电路均关断，流水线ADC亦被关断，DA 。?D A 7为高阻态。 图2 2 MAX 5 8 6 5的典型应用 MAX 5 8 6 5能以FDD或TDD模式工作在各种不同的 应用中？如在WC D