加法器实验报告.pdfVIP

加法器实验报告 ———————————————————————————————— 作者： ———————————————————————————————— 日期： ? 实验三 加法器的设计与仿真 一、实验目的 ?熟悉Ｑ u ａrt ｕs Ⅱ仿真软件的基本操作 ,用逻辑图和 VHDL 语言设计加法器并验证。 二、实验内容 ?1、熟悉 Quartu ｓ Ⅱ软件的基本操作 ,了解各种设计输入方法（原理图设计、文本设计、波 形设计） ?２、用逻辑图和 VHDL 语言设计全加器并进行仿真验证； ?3 、用设计好的全加器组成串行加法器并进行仿真验证 ; 4 、用逻辑图设计４位先行进位全加器并进行仿真验证 ; 三、实验原理 1. 全加器 全加器英文名称为 full-ad ｄe ｒ，是用门电路实现两个二进制数相加并求出和 的组合线路，称为一位全加器。